FPGA学习

Softmax activation 数据位宽为 32，10分类。 softmax函数 ，输入归一化，求得各类概率。 1 指数运算 2 计算指数和 3 求指数和倒数 4 计算每个元素的softmax值

3个卷积 两个平均池化层 两个全连接层 -- 7层网络 卷积模块 在并行度，速度和资源占用进行权衡，更高并行意味着功耗更大，硬件资源占用更多，但可以提升速度。 2D filter 在卷积的过程中，过滤

什么是竞争与冒险现象?怎样判断?如何消除? 在组合电路中,某一输入变量经过不同途径传输后,到达电路中某一汇合点的时间有先有后,这种现象称竞争;由于竞争而使电路输出发生瞬时错误的现象叫做冒险。 判断方法

关键路径 关键路径是指同步逻辑电路中，组合逻辑延时最大的路径，包括布线延迟，关键路径是对设计性能起决定性影响的时序路径。 优化关键路径 对关键路径进行时序优化，可以直接提高设计性能。 对同步逻辑来说，

时钟抖动 和时钟偏斜 时钟抖动是指芯片上的某一个给定点上时钟周期发生暂时的变化，即相邻两个时钟周期之间存在差值。 这个误差是时钟发生器内部产生的，和晶振或者PLL内部电路有关，时钟信号传播过程中的噪声

generate语法 很多情况下，需要编写很多结构相同而参数不同的赋值语句或者逻辑语句，如果参数量很大的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则

FPGA的基本结构 FPGA是可编程逻辑单元： 1 可编程IO单元 2 可编程逻辑单元：LUT和寄存器。通过LUT实现组合逻辑 3 丰富的布线资源：包括专用布线资源，长线资源，短线资源 4 嵌入式块R

SoC是系统级的芯片。 CPU的基本基本结构 cpu主要分为 控制单元、算术逻辑单元ALU、存储单元。ALU做算术运算（加减乘）和逻辑运算（移位）。 控制单元首先从存储器取出各种指令，放在指令寄存器I

1 三极管 BJT 三极管有三个极：集电极、发射极和基极。对应有三种接法：共集电极、共发射极和共基极。 比如说共发射极，就是输入和输出回路共用了发射极。 2 MOSFET MOS (Mental-Ox

fork join testbench中常用 fork块中begin和end之间的语句会顺序执行。 并发执行。 fork join中的语句为并执行执行的，为并行语句块。语句之间同时开始，并行执行，虽然

请使用3-8译码器①和必要的逻辑门实现函数L=(~A)C+A B 可在本题答案中添加并例化3-8译码器①代码，3-8译码器①代码如下： 基于真值表，逻辑表达式写出38译码器。 实现函数L=(~A)C+

下表是74HC138译码器的功能表. 请用基础门电路实现该译码器电路，用Verilog将电路描述出来。基础门电路包括：非门、多输入与门、多输入或门。 74HC138特有3个使能输入端：两个低有效（E1

1 跨时钟域的亚稳态现象 建立时间：输入信号在时钟上升沿来临之前，应该保持数据稳定的最短时间，否则数据不能被正常采样； 保持时间：输入信号在时钟上升沿来临之后，数据保持稳定的时间，否则数据不能被正常传

复位是将寄存器恢复到默认值。一般复位的功能包括：同步复位，异步复位。 数字逻辑需要复位 数字逻辑中的寄存器和ram在上电后默认的状态和数据是不确定的，如果有复位，我们可以把寄存器复位到初始状态0,ra

透射率粗估计： 利用暗通道先验知识，根据雾天退化模型。 对雾天退化方程进行局部最小处理，三个通道独立执行，利用暗通道先验知识对三个通道之间进行最小值操作： 无雾图像的暗通道趋于零，大气光值Ac为常数：

已知输入信号a,b,c和输出y均为8bit信号，a/b/c/y的取值范围为0-255，设输入时钟为clk，复位信号rst_n。 试用verilog,y=0.511a-0.464b-0.047c+128

1 同步逻辑和异步逻辑 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的

1 moore 与mealy摩尔型和米勒型状态机： Moore有限状态机的输出只与当前状态有关，与输入信号的当前值无关。从时序上看，Moore状态机属于同步输出状态机，Moore有限状态机的特点是将输

1 fpga内部的存储器资源 FPGA内部有两种存储器资源，一种是BLOCK RAM,另一种是LUT查找表配置成的内部存储器，也就是分布式RAM。 2 时钟抖动 时钟偏斜 时钟抖动： jitter 由

图像采集模块 、 存储模块 、 VGA驱动模块、图像处理模块 存储模块SDRAM SDRAM中存储两帧相邻灰度图像的数据，使用VGA驱动程序将两帧数据同时从SDRAM中取出，使用中值滤波将两帧数据进行