1 同步逻辑和异步逻辑

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态一直保持在下一个时钟脉冲端的到来。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

2 异步电路和同步电路

同步电路： 存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲同步，而其他触发器的状态变化不与时钟脉冲同步。异步电路主要是组合逻辑电路，

3 线与逻辑，要实现它，在硬件特性上由什么具体要求。

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现（漏极开路 门电路），在输出端口应加一个上拉电阻。

4 时序设计的实质

电路设计的难点在于时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

5 为什么触发器要满足建立时间和保持时间

因为触发器内部数据的形成需要一定的时间，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值不一定是你的输入值。通过两级触发器来同步异步输入信号，可以防止异步输入信号对于本级时钟可能不满足建立、保持时间而使本级触发器产生的亚稳态传播到后续的逻辑中，导致亚稳态的传播。

6 亚稳态，两级触发器防止亚稳态。

亚稳态是指触发器无法在某个规定的时间段到达一个可以确认的状态。

使用两级触发器来使异步电路同步化的电路叫做一步同位器，只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理是：假设第一级触发器的输入不满足其建立保持时间，它在第一脉冲到来后输出的数据为亚稳态，那么在下一个脉冲沿到来之间，其输出的亚稳态数据在一段恢复时间后必须稳定下来。而且稳定的数据必须满足第二级触发器的建立时间。

同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间<=时钟周期。 更确切的说输入脉冲宽度必须大于同步时钟周期与第一级触发器所需保持时间之和。

所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。