ZYNQ FPGA 核心技术

1 图像数据变量定义(Testbench仿真文件) 1:pixel_data:在时钟驱动下，从数组中读出像素数据，用于在Modelsim中查看BMP中的数据 2:rBmpData:原始BMP图片数据存

1 LED 闪烁模块的代码 本程序中输入时钟为 50MHz，所以一个时钟周期为 20ns（1/50MHz）。因此计数器 cnt 通过对 50MHz 系统时钟计数，计时到 1s，需要累加 1s/20ns

1 系统设计（顶层模块、接收模块、发送模块和数据环回模块） 整个工程包括四个模块，顶层模块、接收模块、发送模块和数据环回模块 2 顶层模块 3 环回设计（接收数据完毕后，直接转为发送数据） 4 发送模

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ZYNQ FPGA 调试及烧录固化-硬件综合ZYNQ FPGA 调试及烧录固化-硬件综合ZYNQ FPGA 调试及烧录固化-硬件综合ZYNQ FPGA 调试及烧录固化-硬件综合

1 硬件电路设计 PL PS 2 设备树开发 2.11 硬1 硬件电路设计 PL PS 2 设备树开发 2.1件电路设计 PL PS 2 设备树开发 2.1

1 配置 Petalinux 工程 在弹出的配置窗口中，进入到“Linux Components Selection--->linux-kernel(linux-xlnx)”菜单下，配置 Linux

1 前置条件准备 1.1 镜像及设备树制作 1.2 NFS文件系统搭建 文件系统NFS网络挂载及网络调试 Linux网络下载镜像时“nfs报错：ERROR: File lookup fail”解决方法

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1 程序固化过程 2 启动模式引脚1 程序固化过程 2 启动模式引脚1 程序固化过程 2 启动模式引脚1 程序固化过程 2 启动模式引脚1 程序固化过程 2 启动模式引脚1 程序固化过程 2 启动模式

1 DDR3读写IP设计（PS为Slave，PL为Master） 1.1 协议简述（PL读取PS端DDR3 SDRAM）(PL为Master,PS为Slave) 1.2 DDR3读写顶层IP模块，内部

1 呼吸灯IP设计（PS为Master，PL为Slave） 1.1 协议简述 1.2 呼吸灯顶层IP模块，内部例化AXI协议模块 1.3 AXI协议模块（进一步关联到其他模块） Master为PS，S

1 PWM IP设计（PS为Master，PL为Slave） 1.1 Write address Master为PS，Slave 为PL input 表示Master发送到Slave（PL） outp

1 实验环境 因为超薄本不带网口，因此采用绿联网口转USB 2 配置网络IP 打开 VMware Workstation Pro 里的 虚拟机 -> 设置 设置网络适配器为桥接模式 因为电脑是 WIF

``` FRESULT f_mkfs ( const TCHAR* path, /* 磁盘号 */ BYTE opt, /* 格式化的类型:FAT32 */ DWORD au, /* 格式化时,要设置

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1 硬件设计 2 SDK逻辑关联 建立中断系统，使能KEY按键的下降沿中断 中断处理函数1 硬件设计 2 SDK逻辑关联 建立中断系统，使能KEY按键的下降沿中断 中断处理函数1 硬件设计 2 SDK

1 硬件设计 2 SDK逻辑关联1 硬件设计 2 SDK逻辑关联1 硬件设计 2 SDK逻辑关联1 硬件设计 2 SDK逻辑关联1 硬件设计 2 SDK逻辑关联1 硬件设计 2 SDK逻辑关联1 硬件

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