FPGA 时序控制及模块设计思想-串口综合

1 系统设计（顶层模块、接收模块、发送模块和数据环回模块）

• 整个工程包括四个模块，顶层模块、接收模块、发送模块和数据环回模块

2 顶层模块

3 环回设计（接收数据完毕后，直接转为发送数据）

4 发送模块（总是在clk_cnt == BPS_CNT-1处发送）

5 接收模块（总是在clk_cnt == BPS_CNT/2处接收）