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Vitis™ HLS是一款高级综合工具，允许 C、C++ 和OpenCL™函数硬连线（hardwired）到器件逻辑结构和 RAM/DSP 块上。 Vitis HLS在Vitis应用加速开发流程中实现

并行计算优化 和 内存带宽优化 并行计算优化： 输出间并行。 卷积核间并行。 卷积核内并行。 带宽优化： 模型压缩，压缩后模型精度会有所下降。对模型参数进行8位量化可以达到明显的加速效果，同时造成的精

基于FPGA设计的CNN硬件加速器，由于FPGA拥有丰富的CLB可编程逻辑功能块，在进行CNN硬件加速设计中，可以利用FPGA平台搭建CNN模型，实现CNN推理阶段的并行加速，甚至达到GPU实现的效果

浮点数IEEE745标准 32位的浮点数： 单精度 最高位为S，数符S表示浮点数的符号，1表示负数。 E为阶码 M为尾数 介绍 硬件描述语言为： verilog 数据性质为： IEEE745标准的浮点

fp16: 1个fp16数据占据两个字节，其中1位符号位，5位指数位，10位有效精度。 数据范围 6x10^-8 - 65504 量化： 参数量化是指用较低位宽表示 32 位浮点网络参数 够显著减少参

ov5640采集到rgb565格式的图像数据，通过Sccb控制端口传输传入fpga通过图像去雾模块，将采集到的rgb565数据转化为rgb888的视频流数据格式数据再通过ip核 AXI4-stream

UART全双工，异步通信。 异步通信是指发送方发送数据后，不等待接受方发回响应，就可以发送下一个数据包。 RS232开始位，八个数据位，一个停止位，没有奇偶检验位。 SPI 全双工，同步传输发送数据的

lenet五层网络 包括三个卷积层 两个全局池化层 两个全连接层 lenet主要分为五个部分来实现，卷积模块 Tanh激活函数 softmax激活函数 平均池化层 全连接层 验证思路，在网络层设计阶段

设计了tiny -riscv处理器核和外设资源的交互。外设包括了ROM的取值。RAM的访存。 三级流水线完成取值，译码 执行。 使用32位riscv处理器格式，算术指令I型指令，如ADDI立即数相加。