Vitis™ HLS是一款高级综合工具，允许 C、C++ 和OpenCL™函数硬连线（hardwired）到器件逻辑结构和 RAM/DSP 块上。

Vitis HLS在Vitis应用加速开发流程中实现硬件内核(hardware kernel)，并使用 C/C++ 代码为Vivado® Design Suite中的Xilinx®器件设计开发 RTL（寄存器传输设计级别）IP（功能块） 。

Xilinx Vitis HLS工具将C/C++方法综合（synthesize）成RTL代码，以加速可编程逻辑。Vitis HLS与Vitis核心开发套件和应用程序加速设计流程紧密集成。

Vitis 应用加速开发（The Vitis application acceleration development flow）提供了一个用于使用软硬件的标准编程语言开发 FPGA 加速应用的框架。 主要分为软硬件两部分，或者主机（host）和内核（kernel）两部分：

• 软件部分（host program）：使用 C/C++ 开发，可在 x86 或嵌入式处理器上运行，并调用 OpenCL™ API 来与加速器交互
• 硬件部分（kernel）：可以使用 C/C++、OpenCL C 或 RTL 进行开发。

高层次综合 HLS

计算机体系结构，cisc risc 多核

Vitis 面向软件开发

AI推理

linux

底层调用vivado