浮点数IEEE745标准

32位的浮点数： 单精度

最高位为S，数符S表示浮点数的符号，1表示负数。

E为阶码

M为尾数

介绍

硬件描述语言为： verilog

数据性质为： IEEE745标准的浮点数，并具有半精度和全精度变体的实现。

网络由五层实现。 第一部分是处理卷积的部分，这个包含负责卷积和平均池化。 另一部分是网络的全连接部分。这个部分包含全连接层，它们之间有激活层。网络的目标是识别一系列手写数字图像，并能够将这些数字分类为10个十进制数字中的一个。

逻辑设计

卷积的实现采用的是逐元素乘法和累加。

fp16 - fp32的转换器。

加速运算。

设计浮点加法器和浮点乘法器

CNN加速器

1 并行计算。 极高的并行度。

每个模块对大量数据队列执行并行计算。

2 tanh 以及softmax激活函数中e^x 通过泰勒展开计算，使用函数的泰勒近似实现。

3 softmax激活层，采用10个产生的值，并通过一系列计算产生我们神经网络的最终分类。涉及指数除法的函数的近似值。