数字ic设计

RISCV的一个核心子集 存储器访问指令： load doubleword - ld store doubleword - sd 算术逻辑指令： add sub and or 条件分支指令： bran

很多低功耗的处理器并没有配备缓存，而是使用了延迟确定的指令紧密耦合存储器ITCM或者数据紧密耦合存储器DTCM。 处理器一定要有存储器 计算机体系结构： 冯诺依曼结构中，指令的存储地址和数据的存储地址

lenet五层网络 包括三个卷积层 两个全局池化层 两个全连接层 lenet主要分为五个部分来实现，卷积模块 Tanh激活函数 softmax激活函数 平均池化层 全连接层 验证思路，在网络层设计阶段

设计了tiny -riscv处理器核和外设资源的交互。外设包括了ROM的取值。RAM的访存。 三级流水线完成取值，译码 执行。 使用32位riscv处理器格式，算术指令I型指令，如ADDI立即数相加。

半精度浮点数乘法器 浮点乘除法其实很简单， 浮点数乘法：阶码相加、尾数相乘、结果规格化； 浮点数除法：尾数调整、阶码求差、尾数相除半精度浮点数乘法器 1 阶码相加减 最高位异或得到符号位，指数位相加，

功能是实现两个数的求和。 1 对阶 2 尾数相减 3 规格化 4 舍入 5 判断溢出 （-1）^sign×2^（指数位的值）×（1+0.尾数位） 半精度浮点数 符号位 五位指数位 10位尾数 尾数包含

读需要两个周期 写只需要一个周期。 写addr 写数据 访存指令： INST_LW,INST_LH,INST_LB,INST_LHU,`INST_LBU:

双口RAM 译码阶段发起访存读 在执行阶段可以对数据操作 访存指令 load： 一个字节 半个字，一个字32位，4个字节。 store： byte word half ROM通过双口RAM实现。 写端

补全B型指令 比较立即数和 寄存器中的数 INST_BNE,INST_BEQ,INST_BLT,INST_BGE,INST_BLTU,INST_BGEU BEQ为相等跳转，BNE为不等跳转。 BLT

算术指令I型 imm 立即数相关 编码方式和ADDI相同： addi 立即数相加 xori 异或 ori 或 ANDI 与 slti 有符号比较 rs1<imm, 把rd设置为1，否则为0. sltu

跳转 jump 分支branch指令 通过汇编文件测试cpu，bin文件通过编译生成的二进制文件，bin文件可以转换成txt文件。 dump为反汇编文件。 jal: jump and link 跳转并

id译码模块 根据取出的数据译码 regs寄存器组 id_ex模块 来自id模块的输出作为输入，打一拍。 复盘： 取指过程： ROM中已经在地址区存好了指令，现在从ROM中根据指令地址取出指令。需要R

ex regs 进行访存和回写，在一个周期所以此处为时序逻辑 加入R型指令 根据操作码判断为R型指令 根据func3 判断为ADD_SUB，指令。 根据fun7判断为ADD 或者SUB，fun7全为0

ROM为外设 内核和外设rom 顶层模块，实现模块连接 ROM指令输入，指令地址输出。 通过rom地址单元，取指令。 与外设进行交互

通过risc-v访问rom。 进行测试 1 第一条指令 MOV x27,12'd26 : 将寄存器x7填充，立即数38 ADDI x27,x0,imm 000000100110_00000_000_1

寄存器组32位，x0恒为32'b0。为只读。 ADDI为加立即数 I型指令，imm为12位要进行符号位扩展。 最高位为符号位，最高位为1其他位扩展为1，最高位为0，其余位扩展为0. I型指令流可以实现

1 三级流水线 取指 译码 执行 2 cpu中断系统的设计 3 以cpu为核心的soc设计，完成rom，ram，time的外设的设计 32位risc_v 处理器指令格式 0-6 位 操作码： opco

什么是竞争与冒险现象?怎样判断?如何消除? 在组合电路中,某一输入变量经过不同途径传输后,到达电路中某一汇合点的时间有先有后,这种现象称竞争;由于竞争而使电路输出发生瞬时错误的现象叫做冒险。 判断方法

异构计算，CPU+GPU 使用专用的硬件做专业的事情。 RISC-V架构的可扩展性 预留的指令编码空间 RISC-V架构的预定义指令 蜂鸟E203的协处理器扩展机制 - NICE 使用NICE （核指

软件层面的低功耗 为了降低处理器的功耗，软件程序应该在以下方面合理地调用处理器的硬件资源。 仅在关键的场景下调用耗能高的的硬件，在一般的场景下尽可能使用耗能低的硬件。 在空闲的时刻，尽可能让处理器进入