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Young_2023
1年前
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Verilog中关于wire型变量和reg型变量
wire型变量用于连接模块之间的信号或者连接组合电路 wire型变量只能用连续赋值语句(“=”和“assign”),或者连接到模块的输出端口。且不能在always块中赋值 ...
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Young_2023
1年前
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数据冒险中的Forwarding与Stall
如图所示的流水线处理器,其中整数和浮点数有各自的Register File,而针对加载和储存操作,浮点数和整数共用上边的同一条流水线。 EX/ME1, ME1/ME2, M...
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Young_2023
1年前
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Verilog一段式状态机遇到的问题
在写一段式状态机的时候,状态转换逻辑和寄存器输出逻辑最好分开在写在两个if语句块中,不要一气else if下来,这样很容易造成错误。...
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Young_2023
1年前
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Verilog中计数器上限的设置
在设置计数器上限时,在初始值为0的情况下,计数器上限应该设置为MAX-1,这是因为在硬件电路中,先检测是否到达计数器上限,再进行+1操作。...
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Young_2023
1年前
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简单理解Verilog中的赋值过程
硬件描述语言的特点是所有语句并行执行。 可以这样简单理解,always语句中在时钟开始时,硬件瞬间将时钟开始前一时刻的所有值全部记录下来并锁死,然后硬件电路再根据记录下来的...
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Young_2023
1年前
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Vivado中定义寄存器宽度允许不从0开始
在利用xc7a35tfgg484-2进行实验时,希望得到一个1s的计数器,因此设置计数上限parameter CNT_MAX = 26'd5000_0000; 理论上讲50...
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Young_2023
1年前
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Vivado2019.1版本中仿真工具使用时遇到的问题
1.在参数重定义和模块例化的时候要注意例化名称是否一致,以及端口之间的连接是否正确。 2.在运行仿真工具报错后,有时会触发一个bug使得之后无论如何操作都无法覆盖之前的仿真...
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2023-06-26