Verilog中关于wire型变量和reg型变量

wire型变量用于连接模块之间的信号或者连接组合电路

wire型变量只能用连续赋值语句（“=”和“assign”），或者连接到模块的输出端口。且不能在always块中赋值

reg型变量用于需要存储值或者连接时序逻辑电路

reg型变量只能在always块中赋值，不能使用连续赋值语句。

总结

• wire适用于组合逻辑或模块间的连接，它实时地传递信号值，不能在always块中赋值。
• reg适用于时序逻辑，能在always块中赋值，可以保持信号值，模拟存储元件的行为