FPGA

建立时间时序检查(setup check) 建立时间：组合逻辑最大延迟=>时钟上升沿到来前数据必须稳定的最短时间 Tlaunch+Tcq+Tld < Tcycle+Tcapture-Tsetup re

静态时序分析的环境 主要针对同步电路 时钟约束 reg->reg 时钟形状 时钟源点 时钟周期 占空比 边沿翻转时间 create_clock -name SYSCLK -period 20 -wav

静态时序分析 什么是静态时域分析 我：通过综合工具生成门级网表，根据晶圆厂提供的在不同PVT条件下的单元延迟信息计算所有路径的延时信息，根据延时判断路径是否满足建立与保持时间，给出时序违例的路径信息。

静态时序分析 什么是静态时域分析 我：通过综合工具生成门级网表，根据晶圆厂提供的在不同PVT条件下的单元延迟信息计算所有路径的延时信息，根据延时判断路径是否满足建立与保持时间，给出时序违例的路径信息。

跨时钟域处理 什么是亚稳态 我：亚稳态指在时钟上升沿进行数据采样时，数据并没有在稳定状态，从而产生了不可预知的采样结果，需要一个决断时间才能稳定下来。 标准答案：触发器无法再某个规定的时间内达到一个可

牛客网题目笔记 Verilog语言描述级别 数据流描述：采用assign 连续赋值语录。 行为描述：使用always 语句或initial 语句块中的过程赋值语录。 结构化描述：实例化已有的功能模块或

第六章：体系结构 1.引言 体系结构：程序员所见到的计算机->组成 指令集（汇编语言） 操作空间（寄存器和存储器） 例子：ARM,x86,MIPS,SPARC,PowerPC(他们有不同的语言及寄存器

AMBA总线 AMBA总线简介 系统芯片中各个模块之间需要有接口来连接 总线作为子系统之间共享的通信链路 优点 低成本 方便易用 缺点 会造成性能瓶颈 AMBA2.0 片上总线标准 三种总线 AHB

1.可综合四大宝： always if-else->映射为多路选择器：输出由输入的条件决定 加法电路形式复杂 多路选择器电路简单 单if语句->无优先级判断 多if语句，具有优先级的判断结构->最后一

知识点 第三章 寄存器是由：是同步时序电路，由N个触发器连接构成N位寄存器，或者锁存器也行 触发器：边沿触发，只有在时钟沿来临时发生改变：->作用：同步控制 锁存器：电平触发，非同步控制，使能有效，输