静态时序分析

总狮liang
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静态时序分析

什么是静态时域分析

  • 我：通过综合工具生成门级网表，根据晶圆厂提供的在不同PVT条件下的单元延迟信息计算所有路径的延时信息，根据延时判断路径是否满足建立与保持时间，给出时序违例的路径信息。
  • 定义：STA是分析调试并确认一个门级系统设计时序性能的比较透彻的方法。在门级电路设计过程中，为得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面，时序分析起着关键性的作用。静态时序分析既要检验门级电路的最大延迟、以保证电路在指定的频率下能够满足建立时间要求，同时又要检验门级电路的最小延迟、以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成，甚至在从逻辑综合开始后的每一个设计步骤的结果都需要满足或部分满足时序的要求。

静态时域分析过程是怎样的

优点与缺点

  • 优点：
    • 不需要输入激励
    • 能够覆盖所有路径
    • 运行速度快
  • 缺点：
    • 只适用于同步电路
    • 无法验证电路的功能
    • 需要比较贵的工具支持
    • 对于新工艺可能还需要建立一套特征库，建库的代价可能要几百万
  • 工具：
    • Synopsys 的 prime time，
    • Cadence 的 Encounter Timing System 等

与动态时序分析相比有哪些不同

  • 动态时序分析需要写激励，在testbench中写一段仿真时间，最后对仿真结果进行时序和功能分析，这里的仿真可以是门级或者晶体管级，包括spice格式和RTL格式的网表
  • 优点
    • 晶体管级的仿真比较精确，直接基于工厂提供的spice工艺库计算得到
    • 适用于任何电路，包括同步、异步、latch等等
    • 不需要额外搞一套特征库
    • 不需要很贵的时序分析工具
  • 缺点
    • 需要给不同的测试激励
    • 关键路径无法检查全(致命性的)
    • 规模大的电路spice仿真特别慢(致命性的)

PrimeTime(PT)

PT工作的时机

静态时序分析

什么是静态时域分析

  • 我：通过综合工具生成门级网表，根据晶圆厂提供的在不同PVT条件下的单元延迟信息计算所有路径的延时信息，根据延时判断路径是否满足建立与保持时间，给出时序违例的路径信息。
  • 定义：STA是分析调试并确认一个门级系统设计时序性能的比较透彻的方法。在门级电路设计过程中，为得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面，时序分析起着关键性的作用。静态时序分析既要检验门级电路的最大延迟、以保证电路在指定的频率下能够满足建立时间要求，同时又要检验门级电路的最小延迟、以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成，甚至在从逻辑综合开始后的每一个设计步骤的结果都需要满足或部分满足时序的要求。

静态时域分析过程是怎样的

优点与缺点

  • 优点：
    • 不需要输入激励
    • 能够覆盖所有路径
    • 运行速度快
  • 缺点：
    • 只适用于同步电路
    • 无法验证电路的功能
    • 需要比较贵的工具支持
    • 对于新工艺可能还需要建立一套特征库，建库的代价可能要几百万
  • 工具：
    • Synopsys 的 prime time，
    • Cadence 的 Encounter Timing System 等

与动态时序分析相比有哪些不同

  • 动态时序分析需要写激励，在testbench中写一段仿真时间，最后对仿真结果进行时序和功能分析，这里的仿真可以是门级或者晶体管级，包括spice格式和RTL格式的网表
  • 优点
    • 晶体管级的仿真比较精确，直接基于工厂提供的spice工艺库计算得到
    • 适用于任何电路，包括同步、异步、latch等等
    • 不需要额外搞一套特征库
    • 不需要很贵的时序分析工具
  • 缺点
    • 需要给不同的测试激励
    • 关键路径无法检查全(致命性的)
    • 规模大的电路spice仿真特别慢(致命性的)

PrimeTime(PT)

PT工作的时机

静态时序分析

什么是静态时域分析

  • 我：通过综合工具生成门级网表，根据晶圆厂提供的在不同PVT条件下的单元延迟信息计算所有路径的延时信息，根据延时判断路径是否满足建立与保持时间，给出时序违例的路径信息。
  • 定义：STA是分析调试并确认一个门级系统设计时序性能的比较透彻的方法。在门级电路设计过程中，为得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面，时序分析起着关键性的作用。静态时序分析既要检验门级电路的最大延迟、以保证电路在指定的频率下能够满足建立时间要求，同时又要检验门级电路的最小延迟、以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成，甚至在从逻辑综合开始后的每一个设计步骤的结果都需要满足或部分满足时序的要求。

静态时域分析过程是怎样的

优点与缺点

  • 优点：
    • 不需要输入激励
    • 能够覆盖所有路径
    • 运行速度快
  • 缺点：
    • 只适用于同步电路
    • 无法验证电路的功能
    • 需要比较贵的工具支持
    • 对于新工艺可能还需要建立一套特征库，建库的代价可能要几百万
  • 工具：
    • Synopsys 的 prime time，
    • Cadence 的 Encounter Timing System 等

与动态时序分析相比有哪些不同

  • 动态时序分析需要写激励，在testbench中写一段仿真时间，最后对仿真结果进行时序和功能分析，这里的仿真可以是门级或者晶体管级，包括spice格式和RTL格式的网表
  • 优点
    • 晶体管级的仿真比较精确，直接基于工厂提供的spice工艺库计算得到
    • 适用于任何电路，包括同步、异步、latch等等
    • 不需要额外搞一套特征库
    • 不需要很贵的时序分析工具
  • 缺点
    • 需要给不同的测试激励
    • 关键路径无法检查全(致命性的)
    • 规模大的电路spice仿真特别慢(致命性的)

PrimeTime(PT)

PT工作的时机

image.png

  • 在综合阶段Synthesis .sdc文件
  • 在PR(布局布线)阶段 .sdf文件 这两个阶段的延时库是不一样的，越往下越准确 SPEF文件

时序模型interface model

时序弧(Timing Arc)

  • image.png 描述两个节点之间延时数据
  1. 连线延时
  • 单元的输出端口和扇出网络负载之间的延时
  1. 单元延时
  • 单元的输入端口和单元的输出端口之间的延时
  • 单元延时分为四种
    • 转换更低的的门限百分比下降沿
    • 转换更高的的门限百分比下降沿
    • 转换更低的的门限百分比上升沿
    • 转换更高的的门限百分比上升沿
    • image.png
  1. 逻辑门延时
    • input_threshold_pct_rise
    • output_threshold_pct_rise
    • output_threshold_pct_fall
    • input_threshold_pct_fall
    • image.png
  2. 建立时间与保持时间的约束
    • 建立时间的约束是最大延时(设置PVT与cell model时要MAX延时)
    • 保持时间约束的是最小逻辑延迟(设置PVT与cell model时要min延时)

时序路径

  • input Port -> D触发器d端
  • D触发器clk端-> D触发器d端
  • D触发器clk端-> output Port
  • input Port -> output Port
  • image.png
  1. 起点定义
    • 一和时序单元的clk引脚(D触发器clk pin)pin为内部
    • input port(port连接外部)
  2. 终点
    • D触发器的D端
    • D触发器的output port

时钟域

  • 全局异步，局部同步 静态时序分析中，处理的是同步电路 用时钟域来划分 跨时钟域的的路径进行约束，不需要进行路径的时序分析

操作条件

指定操作环境

  • WCS(worst-case slow)
  • TYP(Typical)
  • BCF(Best case Fast)
  • PVT process(工艺制程) Voltage(电压) and Temperature(温度)
  • cell delay or interconnect delays 都是基于特定环境条件的(特定PVT) PVT
  • fast typical slow
  • 高温低电压延迟最大->看setup
  • 低温高电压->看hold
  • image.png
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