建立时间时序检查(setup check)

建立时间：组合逻辑最大延迟=>时钟上升沿到来前数据必须稳定的最短时间 Tlaunch+Tcq+Tld < Tcycle+Tcapture-Tsetup

reg->reg

launch路径(发射路径) capture路径(采样路径)

input->reg

Min->hold检查 Max->setup检查 launch路径

reg->output

需要约束三种

1. output delay
   • set output delay -clock VIRTUAL CLKP-max 5.1 [get ports ROUT]
2. load
   • set load 0.02 [get ports ROUT]
3. 

input->output

保持时间检查(hold Time check)

Tcq+Tld+Tlaunch>Tcapture+Thold min delay=>hold time check

reg->reg

input->reg

reg->output

input->output

conclusion(总结)