FPGA时序分析与约束

关键路径 关键路径是指同步逻辑电路中，组合逻辑延时最大的路径，包括布线延迟，关键路径是对设计性能起决定性影响的时序路径。 优化关键路径 对关键路径进行时序优化，可以直接提高设计性能。 对同步逻辑来说，

时序违例的原因 时序违例的主要原因是建立时间和保持时间不满足要求。 建立时间不满足要求 通常是因为组合逻辑处理时间太长， 保持时间不满足要求通常是组合逻辑处理时间太短。 时序违例解决方法 建立时间不满

基础知识： 建立时间：触发器（DFF）时钟上升沿到来之前，数据需要保持稳定的最小时间间隙就是建立时间。简而言之，时钟边沿触发前，要求数据必须存在一段时间， 这就是器件需要的建立时间。如不满足建立时间，

clock setup slack: 建立时间余量 建立时间Tsu 要在时钟上升沿到来前一段时间数据必须保持稳定，只有满足这个时间要求的数据才会被正确锁存。 slack = data required

clk 没有给其相应的时钟属性的设置。 约束 - 时钟 分析系统： 分析建立时间余量的时候，要看85度慢速模型下的报告 分析保持时间余量的时候，要看0度快速模型下的报告。 系统的最高运行频率， 分析和

1 基于TimeQuest软件查看时序报告 2 分析时序路径 3 回顾基于RTL的逻辑时序优化的基本思路 4 在关键路径上插入寄存器来优化时序 如果不对设计加入约束，软件会自动设计中的时钟，给个默认的

代码所描述的逻辑电路在指定器件上的最高运行时钟频率？ 时序分析软件： TimeQuest Timing Analyzer 对工程进行全编译： 时序分析一定是基于特定器件（该器件具体到一个特定型号的特定

全局时钟树： 全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。 时钟偏斜： clock skew 时钟从源端口出发，到达目的寄存器和源寄存器的时间差值。 REG1

时序分析： 时序分析的目的：通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟之间的关系。 一个好的系统，必须能保证整个系统中所有的寄存器能够正确的寄存数据。 数据和时

FPGA : 现场可编程门队列 现场可编程：通过AS,PS,JTAG等方式，可以现场对器件进行编程，以实现各种不同的定制功能。 门： 只能实现基本逻辑的电路称为门，与门非门，或门。 门阵列： 按要实现