FPGA 时序传输分析

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全局时钟树:

全局时钟网络是一种全局布线资源,它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。

时钟偏斜: clock skew

时钟从源端口出发,到达目的寄存器和源寄存器的时间差值。

REG1 为源寄存器, REG2为目的寄存器 image.png

Tskew: 时钟偏移

image.png

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源寄存器lauch 到 目的寄存器latch:

建立时间余量slack: 目的寄存器 能够正确的接收 源寄存器 发射过来的数据。

Tclk1 + Tco + Tdata <= Tclk + Tclk2 - Tsu

slack = Tclk + Tskew - Tsu - Tco - Tdata >= 0

Tclk1 : 时钟信号从时钟源端口出发,到达源寄存器时钟端口的时间。

Tco : 时钟上升沿到达寄存器时钟端 到数据输出到寄存器Q端口的时间,

Tclk: 时钟周期

Tclk2 : 时钟信号从时钟源端口出发,到达目的寄存器时钟端口的时间。

Tsu : 建立时间 寄存器要求的 其数据端口的值 必须提前于时钟上升沿到达时钟端口 的时间值。

Tskew: 时钟偏斜 时钟从源端口出发,到达目的寄存器和源寄存器 时钟端口的时间差值。Tclk2 - Tclk1

Tclk + Tclk2 - Tsu: 数据需求时间

Tclk1 + Tco + Tdata: 数据到达时间

slack: 数据需求时间 和 数据到达时间差值。 如果为正值 则表明数据被目的寄存器正确接收,如果为负值,则数据不能被目的寄存器正确接收。