时序分析：

时序分析的目的：通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟之间的关系。 一个好的系统，必须能保证整个系统中所有的寄存器能够正确的寄存数据。

数据和时钟传输路径 是由EDA软件，通过针对特定器件布局布线得到的。

时序约束：

时序约束的目的:

1 告知EDA软件，该设计需要到达怎样的时序指标，然后EDA软件根据时序约束各个参数，尽力优化布局布线，以达到该约束的指标。

2 协助EDA软件分析设计的时序路径，以产生相应的时序报告。

1 时序分析

LUT是实现与门， DFF。 D触发器和与门通过 内部连线 联系起来。

分析： 内部连线走线延迟 组合逻辑延迟n 内部连线走线延迟n ----------路上的延迟

下图为前仿真波形：

分析对于寄存器：

Tco： 最大延迟时间

1 Tco： 时钟上升沿到达D触发器， 到 输出输出到Q端的延迟。 clk触发到输出数据有效之间的最大延迟时间。

a_D 因为存在Tco（输出延迟时间）a_Q输出延迟一下。

a_Q 到c_D之间因为存在走线延迟，c_D也延迟一下。

c_D与c_Q因为存在Tco也延迟。

Tsu： 建立时间

目的寄存器自身的特性决定，在时钟信号上升沿到达其时钟接口时，其数据输入端D 的数据必须提前Nns稳定下来，否则无法保证数据的正常存储。 即触发器时钟上升沿到来之前，数据稳定不变的时间。

Fclk = 20ns；Tsu = 1ns；

Tdata： 数据路径。

以上假设前提： CLK到达所有寄存器的时间是完全一致的。