FPGA学习

数据写入的时候是 起始位、器件地址 读写控制位 数据写0 、响应 、从机地址、响应 、写入数据、响应、stop。 数据读出的时候是 起始位、器件地址 读写控制位 数据写0 、响应、从机地址、响应、起始

IIC两线制 I2C sda毛刺： master向slave发送8bit数据后，sda控制权交给slave，此时slave控制sda发送一个ack反馈信号，sda变低电平信号，在经过sclk为高时接收

task和function task和function具备将程序中反复使用的语句结构聚合起来的能力，功能类似于C语言的子函数，通过task和function语句结构 来替代重复性大的语句可以有效简化程

总线是一种描述电子信号传输线路的结构形式，是一类信号线的集合，是子系统间传输信息的公共通道。通过总线能使整个系统内各部件之间的信息进行传输、交换、共享和逻辑控制等功能。-------公用的数据通道 总

1 竞争与冒险 竞争： 信号经不同的路径到达同一汇合点的时间上有先有后的现象。 冒险： 由于竞争导致电路输出端发生瞬间错误的现象。 代数法判断有互补的信号---存在竞争 1 利用冗余项法 --- 修改

1 面积 -- RTL级别 在RTL编码中减小设计面积。 估计设计中使用资源的数量。知道哪部分占用了较大面积。 1 加减乘除移位等都会产生较大的面积。 触发器、加法器、乘法器的使用注意，触发器数量由功

1 双端口ram设计 设计一个512x8的双端口，ram宽度为8位，深度为512,地址位宽为9位。 双端口ram： 独立的读写时钟，独立读写地址和数据端口，并具有读和写的使能信号。 read_clk

1 recovery和removal 同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态。 对于一个异步复位寄存器来说，置位和复位信号同样需要

1 数字ic设计流程 逻辑综合是将RTL电路转换成基于具体工艺库的门级网表。 要进行系统级设计， 就要进行前端设计Synopsys 的VCS--对RTL做功能仿真， Cadence--逻辑综合，RTL

1 异步复位，同步释放描述下 复位是将寄存器恢复到默认值。一般复位的功能包括：同步复位，异步复位。 同步复位是指当上升沿检测到复位信号，执行复位操作，有效的时钟沿是前提。 复位信号的有效时长必须大于时

1 流水线乘法器 实现4bit无符号数流水线乘法器设计。 4bit乘法器，最终结果不超过八位。 2 APB 1 低成本 2 低功耗 3 低带宽 4 无流水线 5 所有信号在时钟上升沿有效 6 进行一次

同步fifo 双端口ram -----full和empty信号的产生 异步fifo 1 双口ram 2 控制地址自增 3 二进制码转格雷码 4 格雷码跨时钟域 5 对同步后的格雷码转二进制码 6 fu

1 锁存器，触发器，寄存器 锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。 ： 具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元 锁存器是电平触发的存储单元，数据存储的

在FPGA的设计中,毛刺现象是长期困扰电子设计工程师的设计问题之一,是影响工程师设计效率和数字系统设计有效性和可靠性的主要因素。 由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟,在多路信号变化

1 加法器 半加器： 半加器用于位求和。 半加器不考虑低位进位来的进位值，只有两个输入，两个输出。由一个与门和异或门构成. 全加器： 使用两个半加器和一个或门 实现一个全加器。 全加器的输入包含低位进

1 关键路径 关键路径是指同步逻辑电路中，组合逻辑延时最大的路径，包括布线延迟，关键路径是对设计性能起决定性影响的时序路径。 2 优化关键路径 对关键路径进行时序优化，可以直接提高设计性能。 对同步逻

1 generate 很多情况下，需要编写很多结构相同而参数不同的赋值语句或者逻辑语句，如果参数量很大的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则

1 fifo深度计算 FIFO通常用于在两个时钟域间传输数据，并且通常情况下，写数据的速率是要比读数据的速率快的，因此，就存在FIFO最小深度的一个问题，以防止在数据传输时发生溢出，造成数据的丢失。

1神经网络 通过卷积等运算提取特征，通过权重和偏置连接。 通过损失函数，去训练模型的输出，让模型的输出接近于期望的输出。 利用大量的数据，通过最小化损失函数，不断训练模型。找出输出和输出之间的权值关系

1 真值表求逻辑表达式方法 从真值表内找 输出端为 1 的各行，把每行的输入变量写成乘积形式，遇到 0 的输入变量加非号。 把各乘积项相加，即可得到逻辑函数的表达式 2 fork join fork块