1 generate

很多情况下，需要编写很多结构相同而参数不同的赋值语句或者逻辑语句，如果参数量很大的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则为我们提供了generate语句。

generate语句的最主要功能就是对module,reg,assign,always,task等语句或者模块进行复制。

generate语句有generate_for,generate_if,generate_case三种语句。

2 时钟抖动 和时钟偏斜

时钟抖动是指芯片上的某一个给定点上时钟周期发生暂时的变化，即相邻两个时钟周期之间存在差值。 这个误差是时钟发生器内部产生的，和晶振或者PLL内部电路有关，时钟信号传播过程中的噪声对其也有影响。

所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，布线对其没有影响、

时钟偏斜，由于布线长度以及负载不同引起的，导致同一个时钟信号到达相邻两个时序单元的时间不一致。（同一时钟信号到达两个不同寄存器之间的时间差值）。

3 FPGA 设计中对时钟的使用 --- 分频时候，把逻辑转换到触发器的 D 输入。

FPGA 芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。

需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。

一般的处理方法是采用 FPGA 芯片自带的时钟管理器如 PLL,DLL 或DCM，

或者把逻辑转换到触发器的 D 输入。

4 FPGA 设计中如何实现同步时序电路的延时

同步电路中，对于比较大的和特殊要求的延时，一般通过高速时钟产生计数器，通过计数器来控制延时；

对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。

5 查找表的原理与结构

查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。

当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

6 IC设计中同步复位与异步复位的区别

同步复位在时钟沿采复位信号，完成复位动作。

异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

7 MOORE 与 MEELEY状态机的特征

Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。

Mealy状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。

8 多时域设计中,如何处理信号跨时域

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：

当单个信号跨时钟域时，可以采用两级触发器来同步；

数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；

第三种方法就是采用握手信号。

9 说说静态、动态时序模拟的优缺点

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

最大路径延时-----建立时间

最小路径延时-----保持时间

输入延时---DFF1的时钟端到FPGA的PAD的时间。具体包括DFF1的Tco和PCB走线延时。

考虑最大输入延时，如果这个延时越来越大，会造成什么后果？可能会造成DFF2因为建立时间无法满足导致无法采到输入的数据。

同样考虑最小输入延时，如果这个输入延时特别小，会造成什么后果？输入延时很小的话，对满足建立时间自然是非常有利的，但是会对满足保持时间提出更高的要求。

10 静态时序分析的作用

1 检查设计中的关键路径分布；

2 检查电路中的路径延时是否会导致setup违例；

3 检查电路中是否由于时钟偏移过大导致hold违例；

4 检查时钟树的偏移和延时等情况。

此外静态时序分析工具还可以与信号完整性工具结合在一起分析串扰问题。常用的静态时序工具是PrimeTime。

关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟） ，也就是说关键路径是对设计性能起决定性影响的时序路径。

11 对关键路径进行优化

对关键路径进行时序优化，可以直接提高设计性能。对关键路径进行时序优化，可以直接提高设计性能。 对同步逻辑来说，常用的时序优化方法包括 Pipeline、 Retiming、 逻辑复制、 加法/乘法树、 关键信号后移、 消除优先级等解决。

静态时序分析能够找出逻辑电路的关键路径。通过查看静态时序分析报告，可以确定关键路径。在Vivado工具中，可以通过report_timing_summary 等来查看。

WNS （ Worst Nagative Slack ）对应最大延迟分析的所有时序路径的最差裕量（ Setup ）

总的延时=逻辑延时+布线延时

1. 组合逻辑中插入寄存器（插入流水线）

组合逻辑的延时过长，就会成为关键路径，这时可以考虑在该路径上插入额外的寄存器，这种方法也称为插入流水线，多用于高度流水的设计中。

2. 寄存器平衡（重定时Retiming）

在不增加寄存器个数的前提下，通过改变寄存器的位置来优化关键路径，可以对比和流水线插入寄存器的不同。

3. 操作符平衡（加法树、乘法树）

4. 消除代码优先级（case代替if…else）

本身确实不需要优先级的地方，可以使用case代替if…else，使得顺序执行的语句编程并行执行。如果确实有优先级，则不能这样做。

5. 逻辑复制

当某个信号的扇出fanout比较大时，会造成该信号到各个目的逻辑节点的路径变得过长，从而成为设计中的关键路径，此时可以通过对该信号进行复制来降低扇出。

高扇出的危害是大大增加了布局布线的难度，这样其扇出的节点也就无法被布局得彼此靠近，所以就导致了布线长度过大的问题。

6. 关键信号后移

关键输入应该在逻辑最后一级提供，其中关键输入为芯片、Slice、或者LUT提供的时延最大的输入，比如在if…else if…链中，将关键信号放在第一级。

12 什么是竞争与冒险现象?怎样判断?如何消除?

在组合电路中,某一输入变量经过不同途径传输后,到达电路中某一汇合点的时间有先有后,这种现象称竞争;由于竞争而使电路输出发生瞬时错误的现象叫做冒险。

判断方法: 代数法(如果布尔式中有相反的信号则可能产生竞争和冒险现象);

卡诺图:有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围,就有 可能出现竞争冒险;

实验法:示波器观测;

解决方法:

1:加滤波电路,消除毛刺的影响;
2:加选通信号,避开毛刺;
3:增加冗余项消除逻辑冒险。

13 FPGA 芯片内有哪两种存储器资源

FPGA 芯片内有两种存储器资源:一种叫 block ram,另一种是由 LUT 配置成的内部存储器(也就是分布式 ram)。

Block ram 由一定数量固定大小的存储块构成的,使用 BLOCK RAM 资源不占用额外的逻辑资源,并且速度快。但是使用的时候消耗的 BLOCK RAM 资源是其块大小的整数倍。-------32KB

14 锁存器(latch)和触发器(flip-flop)区别

电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器,用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。

分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间, 后一个锁存器则决定了保持时间。

15 FPGA和CPLD的区别

FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(ApplicaTIon Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

product-term 基于乘积项

look up table 基于查找表

CPLD组合电路资源丰富，FPGA触发器资源丰富。

16 FPGA 设计工程师努力的方向

SOPC,高速串行 I/O,低功耗,可靠性,可测试性和设计验证流程的优化等方面。随着芯片工艺的提高,芯片容量、集成度都在增加,FPGA设计也朝着高速、高度集成、低功 耗、高可靠性、高可测、可验证性发展。芯片可测、可验证,正在成为复杂设计所必备的条件,尽量在上板之前查出bug,将发现 bug 的时间提前,这也是一些公司花大力气设计仿真 平台的原因。另外随着单板功能的提高、成本的压力,低功耗也逐渐进入FPGA 设计者的 考虑范围,完成相同的功能下,考虑如何能够使芯片的功耗最低。

17 同步逻辑和异步逻辑

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时 钟脉冲的到来,此时无论外部输入 x有无变化,状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的 变化直接引起。

18 同步电路和异步电路的区别

同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发 器的状态的变化都与所加的时钟脉冲信号同步。

异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。

19 时序设计的实质

电路设计的难点在时序设计,时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。

建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的时间。
保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的时间。\

20 为什么触发器要满足建立时间和保持时间

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。

这就是为什么要用两级触发器来同步异步输入信号。  这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

21 什么是亚稳态?为什么两级触发器可以防止亚稳态传播

亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。

使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”,他只能用来对一位异步信号进行同步。

两级触发器可防止亚稳态传播的原理:假设第一级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时间后必须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的数据满足其建立保持时间。

同步器有效的条件:第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。

其他降低亚稳态的方式

1 降低系统时钟频率

2 用反应更快的FF

3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。

4 改善时钟质量，用边沿变化快速的时钟信号

22 系统最高速度计算(最快时钟频率)和流水线设计思想

同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大。

假设 Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间;Tdelay 是组合逻辑的延时;Tsetup是D触发器的建立时间。

假设数据已被时钟打入 D 触发器,那么数据到达第一个触发器的Q输出端需要的延时时间是 Tco,经过组合逻辑的延时时间为Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延迟必须大于Tco+Tdelay+Tsetup,

也就是**说最小的时钟周期 Tmin =Tco+Tdelay+Tsetup,即最快的时钟频率 Fmax=1/Tmin。FPGA 开发软件也是通过这种方法来计算系统最高运行速度 Fmax*

可以将较大的组合逻辑分解为较小的N块,通过适当的方法平均分配组合逻辑,然后在中间插入触发器,并和原触发器使用相同的时钟,就可以避免在两个触发器之间出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。这就是所谓”流水线”技术的基本设计思想,

即原设计速度受限部分用一个时钟周期实现,采用流水线技术插入触发器后,可用 N 个时钟周期实现,  因此系统的工作速度可以加快,吞吐量加大。注意,流水线设计会在原数据通路上加入延时,另外硬件面积也会稍有增加。