FPGA大学习

Quartus II 18.x Modelsim仿真设置 本节内容介绍在如何在QuartusII 应用环境下设置modelsim仿真选项，并进行波形仿真。下面以四位乘法器为例介绍。 在QuartusI

在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求，达到充分评估和仿真的作用。注意延迟语

Verilog 预编译 Verilog 语言支持宏定义（define），参数 parameter，局域参数（localparam)以及include等内容。这些数据常量的支持极大方便数字系统设计、仿真

Verilog 变量声明与数据类型一 Verilog语法中最基本的数据类型有 线网（wire），寄存器（reg）和整数（integer）三种类型，这三种数据类型是可综合的数据类型，在Verilog 程

Verilog 变量声明与数据类型二 上节介绍了wire，reg数据类型及其用法，并对变量定义中的向量的定义及使用做了说明。本节主要介绍其它几种类型。常用的有如下几种：整数integer,实数 rea

Verilog 变量中位的数值类型 Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大

Verilog标识符与关键字 1、标识符： Verilog HDL中的标识符是指用来声明数据，变量，端口，例化名等除关键字外的所有名称的组合。如：input a, 这里a就是一个标识符，用来代表一个输

FII-PRA006/010开发板硬件实验一 以一位全加器为例介绍如何利用开发板进行板载实验。一位全加器的Verilog代码如下： 12345678910 module fadd1``(``    `

Xilinx公司的IDE(集成开发环境) Vivado用处广泛，学会使用Vivado对FPGA的学习至关重要，这里以PRX100-D开发板为例，对Vivado的学习使用进行探讨。本文将会持续更新，列出

FRASER INNOVATION INC   Altera JTAG 设置及故障排除   版权声明： © 2020 Fraser Innovation Inc ALL RIGHTS RESERVED

Quartus II 下FPGA管脚锁定 在新建工程、编辑文件、编译、排错完成后就进入管脚锁定以及电平设置阶段。这里还是以一位全加器为例介绍管脚锁定。开发板使用FII-PRA006. 开发工具Quar

Verilog (FPGA)板级实验—Quartus II 这是第一个例子将会在硬件实验板演示我们的设计。本节的目的不是给大家介绍复杂的设计工程，复杂的设计方法，而是借助一个简单的例子，介绍如何将整个

Verilog 的设计方法与设计流程 Verilog的设计方法有两种，一种是自顶向下（top_down)的设计方法，一种是自底向上（bottom_up）的设计方法。设计流程是指从一个项目开始从项目需求

Quartus II 软件安装步骤 从Intel网站下载QuartusII安装包，https://fpgasoftware.intel.com/?edition=lite。 图 1 点击下载 点击选择

TTL电平 VCC：5V 数字电路中，由TTL电子元器件组成电路使用的电平。电平是个电压范围。 标准输出高电平（VOH)：2.4V 标准输出低电平(VOL)：0.4V（0.5V） 通常输出高电平：3.

FPGA的双向口在FPGA的设计应用中使用及其广泛，如I2C接口中的SDA，3线制的SPI接口中的数据线，传统控制总线中的数据总线，以及内存的访问DDR3/DDR4的数据总线等都是双向访问的。双向访问

Verilog 语法中，关于模块例化有两种方法，一种是位置相关， 另外一种是名称相关 verilog 语言中形成一个模块:   verilog 语言中模块： 1）包括 module +  模块名称，