FPGA的双向口在FPGA的设计应用中使用及其广泛，如I2C接口中的SDA，3线制的SPI接口中的数据线，传统控制总线中的数据总线，以及内存的访问DDR3/DDR4的数据总线等都是双向访问的。双向访问涉及到的概念比较多，如三态的概念，高阻的概念，输入、输出引脚合并，输入输出分时复用等概念，因此初学者往往比较迷惑，觉得无所适从，本文从底层基本原理入手，揭示双向口的机理，并用Verilog程序开发为例一步步引导大家如何使用双向口（inout）的使用与开发。
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双向口涉及的基本模型
- 三态门
为了描述方便，这里给两个命名tri0和tri1（tri是三态门（tri-state的缩略写法，其实在Verilog语法中有两个模型与之对应，分别为bufif0，bufif1。图1，2中的oe在传统的三总线结构中，通常对应OE（读）或WE（写）。
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- tri0
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bufif0是三态门模型，其例化格式如下：
bufif0 tri0 (out, in, oe); //tri0是bufif0的例化名。 在这两个模型中，oe端决定输出的形态，在tri0的模型中，如果oe为’0’， out就得到out0（out0是FPGA内部逻辑产生的值）的值，最终输出到端口PAD上。如果 oe为’1’，此时三态门的输出为高阻状态，在Verilog 描述中用’Z’表示，即三态门与外界是断开状态。 bufif1是另一种三态门模型，其例化格式如下：
bufif1 tri1 (out, in, oe); //tri1是bufif1的例化名。 在这两个模型中，oe端决定输出的形态，在tri1的模型中，如果oe为’1’， out就得到out0（out0是FPGA内部逻辑产生的值）的值，最终输出到端口PAD上。如果 oe为’0’，此时三态门的输出为高阻状态，在Verilog 描述中用’Z’表示，即三态门与外界是断开状态。
- 输入、输出在双向口合并
FPGA的I/O基本上都支持双向数据操作，但是由于对外输出端口只有一个，因此需要在端口处合并。 输出流向从FPGA内部逻辑out0–>out–>PAD；输入流向PAD–>in–>FPGA 内部逻辑。 由于PAD 共享输入、输出。一般在推拉驱动模型中，三态门的输出能力相对较强，考虑到如果接到FPGA外部器件有同样的接口，应该严格控制他们的时序关系，以免发生短路
