数字ic设计

层次化存储 局部性原理： 任意一段时间内程序都只会访问地址空间相对较小的一部分内容。 时间局部性： 如果某个数据项被访问，那么在不久的将来它可能再次被访问。 空间局部性： 如果某个数据项被访问，与他相

多发射和乱序执行通过循环展开 ----更多可供调度的指令 动态调度流水线：为避免流水线停顿，对指令执行顺序进行重排的硬件技术。 乱序执行： 可以把动态调度流水线看作程序的数据流结构分析。处理器在不违背

多发射 流水线并行 - 指令级并行。 1 增加流水线级数，让更多的指令重叠执行，加深流水线后，由于有更多的操作可以重叠执行，指令间的并行度更高。同时时钟周期变短，主频变高，处理器性能也就更高。 2 另

计算机的算术运算 符号数一律用补码表示，运算时符号位和数字位一起参加运算。运算结果也用补码表示。 有符号数： 当正数减负数并得到负数结果，负数减正数得到正数，减法运算发生溢出。 当不同符号的操作数相加

FPGA实现卷积神经网络使用定点数来代替浮点数，提高硬件效率。在保证硬件资源的有效使用，确保网路的准确率，采用8/16位定点的方式进行实现。 卷积参数量化为int8，偏置量化为int16. 参数量化

指令与并行性：同步 数据竞争： 来自两个不同的线程的访存请求访问同一个位置，至少有一个是写，且连续出现，那么这两次存储访问形成了数据竞争。 加锁和解锁同步操作的实现。加锁和解锁可直接用于创建只有单个处

异步FIFO通常用于在两个时钟域间传输数据，并且通常情况下，写数据的速率是要比读数据的速率快的，因此，就存在FIFO最小深度的一个问题，以防止在数据传输时发生溢出，造成数据的丢失。 在计算FIFO最小

常数或立即数操作数 我们需要将常数从内存中取出才能使用，将常数加载到寄存器。 或者是通过addi使用立即数相加的指令。 addi x22，x22，4 常数0，可以有效使用它，简化指令系统体系结构。例如

计算机硬件的操作 编译器将C语言转换成RISC-V汇编指令。 计算机硬件的操作数 算术指令的操作数会受到限制，它们必须取自寄存器，而寄存器数量有限并内建于硬件的特殊位置。 RISCV体系，寄存器大小为

网络模型量化和卷积网络的定点化 64位双精度浮点数到16位半精度浮点数的量化。 确定量化位数，保证量化后的的数据不会比原有数据失真太多。然后确定浮点数包含的位数，即量化精度。量化后的整数范围不能比原有

lenet五层网络 包括三个卷积层 两个全局池化层 两个全连接层 lenet主要分为五个部分来实现，卷积模块 Tanh激活函数 softmax激活函数 平均池化层 全连接层 验证思路，在网络层设计阶段

基于RISC-V架构的三级流水线处理器内核设计。最后搭建仿真测试平台，对设计的处理器内核以及外设模块进行仿真测试。并将SOC用FPGA进行了原型验证。 完成的工作： 设计了三级流水线取值、译码、执行和

指令系统 其中 opcode 表示 7 位指令操作码，其作用是区分不同的指令； 0-6位 funct3 表示 3 位 的功能码，funct7 表示 7 位的功能码，它们可以辅助区分不同种类的指令； r

流水线总结 例外和中断 是控制逻辑需要实现的任务之一。 例外：也称中断，指那些打断程序正常执行的意外时间，比如未定义指令。 中断： 来自于处理器外部的例外，一些体系用中断表示所有的例外。 RISCV体

控制冒险 在算术操作和数据传输中存在冒险。 要等到MEM流水线阶段才可以决定分支是否发生。 为了决定正确执行指令所产生的延迟被称为控制冒险或分支冒险。 分支指令 分支指令在MEM阶段决定是否跳转，be

流水线数据通路和控制 五级流水线从左到右流动过程中存在两个特殊情况： 在写回阶段，它将结果写回在位于数据通路中段的寄存器堆中。 在选择下一个PC值时，在自增PC值与MEM阶段的分支地址进行选择。 在译

iverilog Icarus Verilog是一个verilog仿真工具. 以编译器的形式工作, 将以verilog编写的源代码编译为某种目标格式. 如果要进行仿真的话, 它可以生成一个叫做vvp的

增加简单控制单元 ALU控制线： 0000 AND 0001 OR 0010 add 0110 subtract 对于不同的指令类型，ALU需执行以上功能中的一种。 对于load和store指令，AL

建立数据通路 数据通路单元 在RISCV实现中，数据通路单元包括指令存储器，数据存储器，寄存器堆，ALU和加法器。 程序计数器 包含当前程序正在执行的指令地址的寄存器 指令存储器用于存储程序的指令，并

简化的 CPU 执行程序的过程如下 程序经编译器编译后生成二进制指令码，烧写程序即烧写程序对应的二进制指令码，烧写程序到硬件系统中后，这些二进制指令码就保存在系统的硬盘中。 当你打开一个程序的时候，就