FPGA学习

DVP为并口传输，速度较慢，传输的带宽低。 Href： 行参考信号 行同步信号 Vsync： 帧同步信号 场同步信号 PCLK： 像素时钟时钟 data： 数据输入，接摄像头的数据输出 DVP接口时序

图像传感器和FPGA之间的传输。 DVP/MIPI/LVDS：传输数据流 控制信息的传输：SCCB serial camera control bus串行相机总线。 1 逻辑接收数据流 2 SCCB完

TFT显示屏 RGB接口的TFT显示屏，虽然对数据的实时性要求很高，但是接口时序却非常简单，与VGA显示器时序呈兼容的特性，几乎不需要任何初始化操作就能开始显示。 在很多对颜色效果要求不高的系统中，为

SPI: 串行外围设备接口，高速 全双工 同步 通信总线。 广泛用于ADC，LCD设备与MCU（微控制器，单片机）要求通信速率较高的场合。SPI在芯片管教上只占用四根线，节约芯片管脚。 MOSI主输出

在当今电子系统中，经常需要板内、板间或者下位机和上位机之间 进行数据的发送和接收，这就需要双方遵循一定的通信协议来保证数据传输的正确性。 常见的协议有UART（通用异步收发传输器），I2C（双向两线总

I2C驱动模块代码编写 i2c_rw_data: 跨时钟域处理： 跨时钟域处理： 多bit数据：用fifo，数据缓存，写入和读出采用不同时钟。 同频不同相数据: 采用打拍的方法。 我们这里时高频到低频

理论学习： I2C通讯协议，简单双向，二线制同步串行总线，只需要两根线即可在连接总线上的器件之间传输信息。 广泛用于数据采集领域的串行AD，图像处理领域的摄像头配置。由于I2C协议占用引脚特别少，硬件

异步fifo 异步FiFO有两个时钟，读写分别采用不同的时钟，这两个时钟频率，相位可能不同，也可能是同源时钟。 多时钟域问题，异步fifo可以在两个不同时钟系统之间快速方便地 传输实时数据。 异步fi

扇区擦除： 和全擦除类似 32个扇区 一个扇区 = 512kb 每256页构成一个扇区。 扇区擦除在写入指令后要加入三个字节的地址。 与全擦除的区别。 选择扇区0 00_04_25 000000000

理论学习： SPI（串行外围设备接口）通信协议，同步串行接口技术，是一种高速，全双工，同步通信总线，只占用四根管脚用来控制及数据传输。 应用： FLASH，EEPROM 特点： 全双工通信，通讯方式简

有限状态机：简称状态机，表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。 moore 摩尔型：时序逻辑的输出不但取决于状态还取决于输入。 mealy 米勒型：时序逻辑的输出只取决于当前状

异步fifo： 1 使用扩展地址位的方式来判断空满。 2 跨时钟域处理 读写信号时钟不同。 单位宽信号clk1 - clk2 。慢时钟域到快时钟域，两级触发器级联，慢到快。 快到慢，快时钟域传到慢时钟

设计实现一个512x8的双端口RAM： RAM宽度为8bit RAM深度为512 ADDR位宽2^9 = 512 //双口RAM // fifo 设计，full不能写，empty不能读。关键在于ful

跨时钟域信号处理 在FPGA多个时钟域信号通信时候，可能存在异步时钟域的问题，异步时钟域涉及两个时钟之间可能存在相位差，可能也没有频率关系即不同频不同相。 如果两个异步时钟域频率关系不确定，那么触发器

1 速度和面积互换原则 速度指整个工程稳定运行所能达到的最高时钟频率，这不仅与FPGA内部各个寄存器的建立时间set time、保持时间hold time、还与FPGA与外部接口的时序要求，两个相邻寄

设计小数分频器的前提是偶数分频器和奇数分频器，下面先对偶数分频器和奇数分频器作简单的讲解。 1 偶数分频器： 偶数分频器实现比较简单，简单的实现方式是通过计数器实现对系统时钟周期的计数，从而实现偶数分