VerilogHDL学习之路，其漫漫远兮

一、ds18b20基本时序 ds18b20器件为单wire通信模式，即采用三态进行输入输出的控制。三态控制原理如下： ds18b20器件的三种时序关系如下： 相关器件的时序关系，网上资料比较多，笔者这

清明时节雨纷纷，路上行人欲断魂 3月底，笔者陆陆续续开始投递了一些公司，得到了一些一手FPGA面试资料，本着相互学习，共同进步的态度，将其中精华部分摘取出来，以便同行“享用” 。~~~

有限状态机 有限状态机的描述方式很多，在Verilog HDL中常用的有限状态机描述方式是两段式和三段式(一段式非常不推荐)。

偶分频 为什么先说偶分频，因为其实现方式是比较不同的(相对奇偶降频来说)，也是比较简单和易于理解的。

简要使用if else语句实现4选1数据选择器的逻辑功能; 关于使用VerilogHDL实现4选1数据选择器的简要分析和若干问题与思考