大家好，我是小九。
最近大家在聊一个希腊字母 τ（读作“韬”）。
前几天华为何庭波在上海开了一场会，正式发布了一个叫“韬（τ）定律”的东西。
人民日报发了，外媒也跟进了，排面很足。
就连我妈妈也说华为好像发布了一个“tao...tao...tao什么的”。
我说对！韬（τ）定律。
第一次听见这词的人，估计都不会读这个字母。
有点劝退。
别急，今天我来用通俗易懂的语言给你说清楚，这个韬（τ）定律是怎么个事。
首先，你需要知道一件事：过去几十年，芯片进步主要靠“把晶体管做小”，这样一张芯片里能塞进去的晶体管就会变多，芯片性能就会越来越强。
而华为这次提出的新思路，是“别死磕把晶体管做小这件事了，我们来想办法让信号在芯片里跑得更快”。
那为什么之前大家只想着“做小”？
现在为什么开始找替代方案？
咱们得从“摩尔定律”说起。
一、先聊聊“摩尔定律”：让芯片变快的传统办法
什么是摩尔定律？
摩尔定律（Moore’s Law） 不是物理定律，而是对芯片发展趋势的经验总结 / 行业目标，由英特尔创始人之一 戈登・摩尔（Gordon Moore） 在 1965 年提出。
摩尔定律的核心内容是：芯片上的晶体管数量每 18–24 个月翻倍，芯片性能随之提升、成本不断下降。
从28nm、14nm、7nm、5nm到3nm、2nm，随着工艺的提高，晶体管的体系确实越来越小，能塞进芯片里的晶体管也就越来越多，芯片性能也就越来越强。
但问题来了，工艺遇到瓶颈了，晶体管再要做小非常不容易。
而且再继续往下缩小，晶体管接近原子尺度，漏电、发热、量子效应越来越难控制。
性价比低，而且很可能得不偿失。
所以现在行业用什么玩法来续命？
- 先进封装 / 3D 堆叠：不把晶体管做更小，而是把芯片摞起来（如 Chiplet、3D IC）
- 异构计算：CPU+GPU+NPU 一起上，AI 主要靠 GPU/NPU 堆算力
还有一个，就是华为前几天刚提出的韬（τ）定律。
二、“后摩尔时代”，华为的“新办法”
什么叫τ？
芯片里信号从A点传到B点需要时间，这个时间，就叫 τ。
华为的目标，就是系统地、一层一层地压缩这个 τ，τ 越小，速度越快、能效越高。
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摩尔定律：空间缩微 → 晶体管越做越小、数量翻倍、性能升、成本降（已近物理 / 成本极限）。
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韬（τ）定律：时间缩微 → 制程不变（如 28nm/14nm），重点减少信号传输延迟 τ，让数据跑得更快、系统更高效。
华为甚至为此专门给了一个公式，把整个系统的延迟 τ 拆成了四层：器件层→电路层→芯片层→系统层，每一层都想办法把“等待的时间”压到最短。
韬 (τ) 定律的公式, 其中，τ_transistor、τ_circuit、τ_chip和τ_system分别表示器件层、电路层、芯片层和系统层的时间常数。
这张图是华为 τ 缩放定律（韬定律） 的官方四层优化框架图。
它把 “降低时间常数 τ、提升性能” 的工作，从微观到宏观分成了四层，每层都对应不同的延迟量级和优化手段。
三、华为核心绝招“逻辑折叠”
这次最核心的技术叫逻辑折叠（LogicFolding）。它在第二层：电路层。
什么是逻辑折叠？
不把芯片做更小（不依赖先进制程），而是把单颗芯片内部原本平铺的二维电路，在设计阶段就 “立体折成多层”，用极短的垂直连线代替漫长的平面走线，大幅缩短信号延迟 τ、提高密度与能效。
说白了就是不做平铺了，做垂直折叠。
还是不懂？
我给你一个比喻。
假设整片区域就只有 1 个超大平房（单层），所有功能房间分散在房子两头：
比如计算区在最东边，存储区在最西边，两地离得特别远。
信号要来回传递，只能沿着地面长走廊横穿整个屋子，路长、耗时久，这就是电路里的长走线、高延迟。
逻辑折叠，就是不扩建地盘、不换新房子，直接把这一大间平房从中间对折、叠成上下两层：
- 东边房间挪到上层，西边房间挪到下层；
- 原本要横穿整屋的长路没了，两个区域上下对齐，直接装电梯垂直通行；
- 路程大幅变短，信号跑起来更快。
这里要插入一个小科普，有些朋友可能会傻傻分不清楚逻辑折叠跟3D堆叠。
逻辑折叠（Logic Folding）≠ 3D 堆叠（3D Stacking）
逻辑折叠（Logic Folding）：单颗芯片内部的电路拓扑重构，是把「一张平面电路」折成上下层，解决内部走线延迟。
3D 堆叠（3D Stacking）：多颗独立芯片（die）的物理叠放，是把「好几颗完整芯片」像积木一样摞起来，解决芯片间通信带宽问题。
给你一张表说明白这两者的区别：
| 维度 | 逻辑折叠（Logic Folding） | 3D 堆叠（3D Stacking） |
|---|---|---|
| 优化对象 | 单颗芯片内部的电路走线 / 拓扑 | 多颗独立芯片之间的通信与集成 |
| 发生层级 | 第二层「电路层」（也延伸到芯片层实现） | 第三 / 四层「芯片层 / 系统层」 |
| 核心目标 | 缩短芯片内部关键路径延迟 τ | 提升芯片间通信带宽、降低延迟 |
| 依赖制程 | 成熟制程（14nm/28nm）也能做，不依赖先进工艺 | 对封装工艺（混合键合、TSV）要求高 |
| 是否增加芯片数量 | ❌ 不增加，还是单颗芯片 | ✅ 增加，多颗芯片叠放 |
| 通俗类比 | 把「单层大平层」折成上下两层，优化内部动线 | 把「几栋独立小楼」摞成一栋，优化楼间通信 |
ok, 我们再说回来。
华为提出的韬 (τ) 定律已经不只是一个概念。
经过六年实战验证：
截至目前，华为依托韬 (τ) 定律已设计并量产381款芯片，覆盖消费电子、工业、汽车等千行百业。
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短期：2026年秋季发布的麒麟手机芯片，将率先完整搭载逻辑折叠技术，实现性能跨越式提升
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中长期：预计2031年，基于韬（τ）定律的高端芯片，晶体管密度可对标1.4nm先进制程水平。
四、这条路有代价，一些核心难点。
这东西确实了不起。
但我们也得清醒看到一些客观问题：
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散热不是小事。 逻辑叠逻辑，发热量很大，热密度上升了约40%，得配微型散热风扇。不是没代价的。
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边际效益存在递减。 叠一层效果拔群，但叠两层、三层效果就没那么大了，而且成本和散热问题会更突出。这不是一条能无限叠加的指数曲线。
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设计工具（EDA）是短板。 现有的所有设计软件都是为平面芯片服务的。3D折叠需要全新的工具链，这是一个十年的基础投入，华为自己也得慢慢填坑。
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“等效1.4nm”，不代表就是1.4nm。 这只是在晶体管密度上达到了那个量级，但在综合性能（漏电、速度、功耗）上，和台积电真正的1.4nm是两种完全不同的技术路径，不能直接划等号。
五、这个定律我认为真正有意义的地方
说了这么多，我个人觉得 τ 定律真正的意义，不在于发明了什么颠覆性的 “黑科技”，而在于给后摩尔时代的芯片行业，开辟了一条全新的性能提升路径。
过去，行业里所有人都死磕 “几纳米” 这一条路，可当制程工艺逼近物理极限，这条路越来越窄，投入产出比也急剧下降。
而华为提出的韬（τ）定律，本质上是在说：别再只盯着制程工艺了，我们可以从 “时间常数 τ” 入手，系统性地压减延迟来提升性能。
谁能从底层器件、电路拓扑，到芯片架构、再到软件协同，把整个系统的延迟压得更低，谁就能获得实实在在的性能提升。
这条路径给全球芯片行业，尤其是面临制程受限的国内产业，指出了一条关键的突围方向：当先进制程难以获取，我们依然可以通过架构创新、封装优化和全栈协同，实现性能的跨越式提升。
换句话说，不依赖最顶级的光刻机，也能做出具备竞争力的高性能芯片。
当然，韬（τ）定律能否成为行业公认的指导思路，还有待时间和市场的检验。
参考来源：
- 何庭波，《A Time Scaling Theory for Multi-Layer Electronic Systems》，ChinaXiv:202605.00224
- 华为官方发布：www.huawei.com/en/news/202…
- 华为 ISCAS 2026 主题演讲 PPT（τ-Scaling Roadmap：Sustainable PPDC Evolution）
- 论文全文：A Time Scaling Theory for Multi-Layer Electronic Systems
