MOS/CMOS逻辑门电路的同步/异步分类（从异步到同步）
1. 异步电路（无时钟依赖）
1.1 基础逻辑门（纯组合逻辑）
| 门类型 | MOS实现方式 | 异步性证明 |
|---|---|---|
| 反相器(NOT) | 1个NMOS + 1个PMOS | 输入直接控制输出，无时钟信号 |
| 与非门(NAND) | 2个NMOS串联 + 2个PMOS并联 | 输入变化立即改变输出 |
| 或非门(NOR) | 2个NMOS并联 + 2个PMOS串联 | 无时序约束，纯组合逻辑 |
| 与门(AND) | NAND + NOT级联 | 两级组合逻辑无时钟 |
| 或门(OR) | NOR + NOT级联 | 输出仅依赖当前输入 |
| 异或门(XOR) | 4个NMOS + 4个PMOS（传输门实现） | 输入跳变即输出跳变 |
1.2 复合组合逻辑模块
| 模块类型 | MOS实现方式 | 异步性证明 |
|---|---|---|
| 多路选择器(MUX) | 传输门 + 反相器控制 | 选择信号和数据信号均为异步 |
| 加法器（半加/全加） | 异或门+与门组合 | 进位链无时钟控制 |
| 比较器 | 串联MOS差分对 | 比较结果实时输出 |
1.3 异步时序电路
| 电路类型 | MOS实现方式 | 异步性证明 |
|---|---|---|
| SR锁存器 | 交叉耦合NOR/NAND门 | 通过Set/Reset信号直接改变状态，无时钟 |
| 施密特触发器 | 正反馈MOS结构 | 依赖输入电平阈值，无同步信号 |
| 单稳态电路 | RC延迟 + MOS开关 | 脉冲宽度由RC常数决定 |
2. 同步电路（时钟依赖）
2.1 时序逻辑单元
| 单元类型 | MOS实现方式 | 同步性证明 |
|---|---|---|
| D锁存器 | 传输门 + 反相器反馈（电平敏感） | CLK高电平时透明，低电平时锁存 |
| 边沿D触发器 | 主从D锁存器级联 | 仅在CLK上升/下降沿更新输出 |
| JK触发器 | D触发器 + 反馈逻辑 | 时钟边沿触发状态转换 |
| T触发器 | D触发器 + 异或反馈 | CLK边沿翻转输出 |
2.2 同步存储器件
| 器件类型 | MOS实现方式 | 同步性证明 |
|---|---|---|
| 同步SRAM | 6T/8T单元 + CLK控制字线/位线 | 读写操作仅在CLK边沿生效 |
| 寄存器文件 | 多端口D触发器阵列 | 读写使能信号同步于CLK |
2.3 同步运算单元
| 单元类型 | MOS实现方式 | 同步性证明 |
|---|---|---|
| 带寄存器的ALU | 组合逻辑 + 输出D触发器 | 计算结果在CLK边沿锁存 |
| 流水线乘法器 | Booth编码器 + Wallace树 + 流水寄存器 | 每级部分积累加同步于CLK_STAGE[0:N] |
2.4 时钟控制电路
| 电路类型 | MOS实现方式 | 同步性证明 |
|---|---|---|
| 时钟门控单元 | AND门（CLK + Enable） | Enable信号需满足CLK的建立/保持时间 |
| 时钟缓冲器 | 反相器链 + 尺寸优化 | 驱动全局时钟树，确保低偏移 |
3. 特殊混合类型
| 电路类型 | 同步/异步属性 | 说明 |
|---|---|---|
| 三态门 | 异步（使能信号无CLK同步） | 输出高阻态由异步使能信号控制 |
| 电平转换器 | 异步 | 仅转换电压域，无时钟参与 |
| 异步FIFO | 局部同步（双时钟域） | 读写端各自同步于不同CLK，但模块间异步 |
分类核心标准
- 异步电路：
-
- 无时钟信号参与
- 输出仅依赖当前输入（组合逻辑）或直接控制信号（异步时序）
- 同步电路：
-
- 必须包含时钟信号控制的存储单元（触发器/锁存器）
- 所有路径终点受CLK边沿同步
- 例外情况：
-
- 三态门/电平转换器虽含MOS管，但功能上不属于严格同步或异步，归类为接口电路
