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68689 - Vivado 实现解决方案中心 - place_design 设计助手描述
place_design - 设计助手
注释：本文包含在 AMD Vivado 实现解决方案中心（答复记录 68350）内。AMD Vivado 实现解决方案中心可用于解决与 Vivado 实现相关的所有问题。
无论您是要利用 Vivado 实现着手开发新设计还是要诊断问题，Vivado 实现解决方案中心均可用于引导您获取正确的信息。
解决方案
功能和用法
| （答复记录 68351） | 2014.x Vivado 实现 - 探讨工具可重复性 |
| （答复记录 57853） | Vivado - 如何使用增量编译流程？ |
| （答复记录 66668） | Vivado - 使用 Vivado 将寄存器成功封装到 IOB 内 |
调试技巧
| （答复记录 64450） | 2015.1 Vivado - 如何调试以下错误：“ERROR: [Drc 23-20] Rule violation (BIVC-1) Bank IO standard Vcc - Conflicting Vcc voltages in bank 15.”？ |
| （答复记录 62661） | Vivado 实现 - 如何验证 I/O 寄存器是否已封装到 IOB 内 |
| （答复记录 66386） | Vivado - 如何手动调整 place_design 时钟布局规划 |
| （答复记录 67203） | Vivado_Implementation：如何了解并调试 I/O 和时钟布局器错误 |
高频率问题和设计咨询
| （答复记录 67988） | Vivado 2016.2 - Phase 3.7 Small Shape Detail Placement 期间发生崩溃 |
| （答复记录 58992） | [Place 30-415] I/O Placement failed due to over utilization |
| （答复记录 67824） | 2016.2 Virtex UltraScale+ - 时钟布局器可能无法对 UltraScale+ 设计进行分区，原因是没有正确考虑 PS8 块对时钟路由的干扰 |
| （答复记录 68575） | Vivado 2016.4 当 place_design 达到 Phase 4.1 Post Commit Optimization 后，发生挂起或崩溃 |
| （答复记录 67362） | Vivado 2016.1 - 在 place_design Fast Optimization 阶段期间发生崩溃 |
| （答复记录 67599） | 2016.2 Vivado - ERROR: [Place 30-876] Port 'clk' is assigned to PACKAGE_PIN 'G14' which can only be used as the N side of a differential clock input. |
| （答复记录 64189） | Vivado - 收到错误“[Place 30-73] Invalid constraint on register 'IO1_I_REG'. It has the property IOB=TRUE, but is not driving or driven by any I/O element.” |
