一个加法器的UVM验证平台设计

最近自己尝试搭建一个简单的验证平台，入门就先从简单开始！

1 RTL设计

RTL就是一个带时序的1bit加法器，然后验证是否功能正确。理论上的正确功能应该是输入数据a和数据b之后的下个周期输出结果sum等于a+b。

2 UVM验证平台建立

将整个UVM验证平台分为4个部分agent、env、test、tb，逐层递进，关于层次大小结构图可以看这篇文章，下图是整个验证平台的hierarchy。

2.1 agent

2.1.1 add_seq_item

首先建立一个transaction，即建立一个数据包。