2026年5月25日，华为何庭波在ISCAS 2026国际电路与系统研讨会上扔下了一颗深水炸弹——不是哪款新芯片，而是一条全新的定律。韬定律，以希腊字母τ（韬）命名，直指一个尖锐到不能再尖锐的问题：当摩尔定律的半世纪光环逐渐黯淡，半导体产业的下一步该往哪走？华为给出的答案，不是修修补补，而是直接换了一套衡量世界的坐标系。
过去五十年，半导体行业只有一个信仰：更小就是更好。戈登·摩尔1965年提出的那条著名预言——芯片上的晶体管数量每两年翻一番——本质上是一场围绕空间的军备竞赛。从90纳米杀到3纳米，从英特尔的时代杀到台积电的时代，所有人都在同一个赛道上，比谁能把晶体管刻得更细、更密。然而这场竞赛已经逼近了物理学的天花板。量子隧穿效应不再是教科书里的概念，而是悬在每一座晶圆厂头顶的达摩克利斯之剑。一座最先进晶圆厂的投资高达数百亿美元，换来的边际性能提升却越来越微不足道。摩尔定律没死，但它正在变成一项投入产出比越来越糟糕的生意。
韬定律的底层逻辑，是用一次彻底的视角切换来回应这个困局。它提出的核心命题是：既然空间缩微已经走到尽头，为什么不把目光转向时间？在物理学中，时间常数τ描述的是一个系统响应和传播信号所需的基础耗时。华为的洞见在于，这个指标不应该只停留在电路课本的公式里，而应该成为整个半导体行业新的北极星。空间缩放从来只是压缩时间的工具，时间本身才应该被用作主要的衡量标准。这不是文字游戏，而是一次产业逻辑的根本翻转。
支撑这一翻转的，是一项名为“逻辑折叠”的核心技术。传统的芯片设计就像在一张平面上盖一座巨型城市，不同功能模块彼此分散，数据在城市里长途跋涉，每一步都是时延。逻辑折叠的野心，是把这座平面城市折叠成一座立体大厦——通过将数字、模拟与存储电路在垂直方向进行有源层堆叠，在三维空间内重构电路布局，让数据“少跑路”。路径短了，时延降了，性能自然就上来了。这背后贯穿着一条清晰的工程哲学：不追求单个晶体管的极限尺寸，而是从器件、电路、芯片到系统，对时间常数τ进行全栈式的系统性压缩。
上海交通大学集成电路学院教授周健军将这一突破概括为“重构了半导体行业沿用50余年的摩尔定律演进范式”。这不是客气话。摩尔定律的范式是单维度的——工艺制程升级、晶体管密度堆叠，路径清晰但也单一。韬定律则要求打破硬件制造、芯片设计、软件生态各自独立演进的传统分工，走向算法、软件、架构到芯片的一体化深度协同。从“硬件决定软件”到“软件定义硬件”，用极致的全局工程优化实现“以巧补力”。对于长期在先进制程上受外部封锁制约的中国半导体产业而言，这几乎是一条被逼出来的生路——既然不能在最先进光刻机上正面硬刚，那就换一个维度来定义什么叫“先进”。
华为有足够的底气谈这条路，因为它已经走了六年。381款基于韬定律设计并量产的芯片，覆盖从智能手机到AI计算的千行百业，这些不是PPT上的概念验证，而是真实的工程交付。2026年秋季即将面世的麒麟芯片，将成为逻辑折叠技术的首次大规模商用落地。何庭波甚至给出了一个精确得令人咂舌的时间表：到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。如果你理解1.4纳米在当前全球半导体格局中的含义，你就知道这不是一个保守的预测。
当然，一条刚诞生两天的新定律，距离真正成为产业共识还有漫长的路要走。设计工具能不能跟上？产业生态愿不愿意配合？不同应用场景下这套方法论是否具备足够的普适性？这些都是悬而未决的问题。但这并不妨碍韬定律成为一个标志性的事件——中国半导体产业第一次不再以追赶者的姿态回答问题，而是直接走到台前，用自己的逻辑重新定义了跑道本身。
何庭波在演讲结尾说了一句话：“未来一定属于开放合作。”这既是姿态，也是现实。没有任何一家企业能独自写完半导体演进的全部答案。韬定律究竟是一面旗帜还是一阵风，时间会给出答案。但至少，半导体赛道的算法，已经被改写了。
公众号：OpenSNN
