韬定律：一个"定律"的诞生，和它还没回答的四个问题韬定律：一个"定律"的诞生，和它还没回答的四个问题今天，华为董事、半

韬定律：一个"定律"的诞生，和它还没回答的四个问题

今天，华为董事、半导体业务部总裁何庭波在上海 ISCAS 2026 上发表了"韬(τ)定律"——全球半导体领域首个由中国企业提出的产业原则。消息一出，"国产芯片弯道超车"的评论刷了屏。

但当你真的读完何庭波那篇万字论文原文，会发现一件奇怪的事：论文自己承认的问题，比媒体报道的质疑多得多。

这四个问题，不是谁在"黑"华为，而是论文白纸黑字写着的。

韬定律的核心技术叫"逻辑折叠"——把平铺的电路像折纸一样叠成多层，让信号少跑冤枉路。论文给出了一个漂亮的数据：麒麟2026的晶体管密度从 155 跃升到 238 MTr/mm²，涨幅 53.5%。

这个数字是真的。但论文没有说这个密度是在什么制程节点上实现的。

为什么这很重要？因为 238 MTr/mm² 这个数字：

论文选择不说是几纳米，意味着读者无法独立判断"突破性"到底有多大。 这不是技术问题，是透明度问题。

摩尔定律 1965 年提出时，有过去 5-6 年的趋势数据支撑。此后，整个行业——台积电、三星、英特尔、AMD——用了 30 年持续验证。

韬定律目前的实证基础是什么？一个产品代（麒麟2026）的实测数据。

论文确实提到华为在过去六年量产了 381 款芯片，但 381 款里大部分是成熟节点产品，真正采用逻辑折叠的高端芯片——论文只展示了麒麟2026这一个。

一个数据点定义不了"定律"。定义定律需要斜率——下一代、下下一代是不是还在同一个轨道上加速。这个验证至少需要 2-3 年。

这是论文里的一段话：

"当今的EDA是为一个面积、时序和功耗沿三个独立轴优化的时代而开发的。全面的逻辑折叠要求工具链将多个堆叠裸片视为单一的连续设计实体。"

翻译成大白话：实现这个"定律"所需的软件工具，目前还不存在。

摩尔定律能跑 60 年，很大程度上是因为整个 EDA 生态——Cadence、Synopsys、西门子EDA——都围绕几何缩微构建。如果 τ 缩微需要全新的工具链，那目前只有华为的内部工具能执行这个"定律"。

论文承认这是"未来十年最重要的赋能投资"。但一个需要十年才能建好工具链的"定律"，与其叫定律，不如叫路线图。

论文自己指出了一个根本局限：

"一个运行速度快10倍但功耗也高10倍的超级节点不违反任何缩微原则，却超出了电网容量。"

这意味着 τ 缩微可以让你跑得更快，但不能保证你跑得更省力。对于手机芯片来说，功耗就是命。对于 AI 数据中心来说，电费可能比芯片本身更贵。

论文提出了一系列能量解决方案（光学互连、背面供电、存内计算），但这些方案本身还远未成熟。

说了这么多问题，不代表韬定律没有价值。恰恰相反，论文最有价值的部分被"定律"的命名遮蔽了。

τ = RC 时间常数，描述的是电路层的物理现象。但论文中最亮眼的数据——UnifiedBus 把系统间通信延迟从数十微秒压缩到 100 纳秒（500 倍缩减），Hi-ONE 光互连引擎每模块 8Tb/s 带宽——这些是系统架构层的创新，和 τ = RC 没有直接关系。

这些系统层创新不依赖先进制程，卖的是架构能力而不是晶体管密度。这才是制裁环境下最有可能产生全球竞争力的部分。

用一个电路层的物理量（τ）来命名一个横跨 12 个数量级的系统优化方法论，就像用"牛顿定律"来命名一个包含热力学和流体力学的统一理论。牛顿定律是对的，但它不能解释所有层。

如果要在万字论文里选一段最值得读的，是第 4.3 节的"扇出困境"论证：

传统 2.5D AI 芯片中，计算能力按芯片面积的 N² 增长，但存储带宽、互连和供电都要经过芯片边缘，只按周长 N 增长。N² 和 N 之间的差距越来越大——这是一个拓扑缺陷，没有任何晶体管级改进能弥补。

3D 折叠通过把边缘资源迁移到表面解决这个问题——存储、互连、供电全部从周长迁移到垂直表面，恢复 N² 对等。

这段论证是原创的、漂亮的、有传播力的。但它不需要叫"韬定律"来成立——它就是一个好的工程论证。

当然这不妨碍华为的成就。在一个"获取最先进光刻设备的渠道受限"的环境下，华为做出了真正有价值的工程创新——尤其是系统互连架构方向，完全有可能在全球市场上竞争。

但"定律"这个词太重了。定律需要同行验证、多代数据、开放工具链、国际生态。这些韬定律目前都没有。

也许五年后，当麒麟2027、2028的数据证明 τ 缩微的斜率持续成立，当第三方复现了逻辑折叠的效果，当 EDA 工具链开放——那时候再叫"定律"不迟。

好的工程不需要叫定律来证明自己。芯片的频率会说话。