【技术震撼发布】
在刚刚于旧金山举行的 2026 年 IEEE 国际电子器件会议（IEDM）上，英特尔晶圆代工（Intel Foundry Services）展示了全球首个 可商用化的堆叠式互补场效应晶体管（CFET） 测试芯片。该芯片采用 栅极长度 18nm 的 CFET 单元，在相同面积内集成了两倍于传统 FinFET 的晶体管数量，且动态功耗降低 30%，开关速度提升 22%。
英特尔 CEO 帕特·基辛格在主题演讲中难掩激动：“有人说摩尔定律已死，今天我们用 CFET 告诉世界：摩尔定律只是换了个姿势继续奔跑。”
【CFET 是什么？为何如此重要？】
过去十年，晶体管微缩依赖 FinFET（鳍式场效应晶体管）从 22nm 走到 3nm。但 FinFET 在 3nm 以下遭遇严重漏电和短沟道效应。业界公认的下一代方案是 CFET，其核心思想是：将原本平放在晶圆上的 NMOS（电子型）和 PMOS（空穴型）晶体管 垂直堆叠 起来。
传统 CMOS 电路需要两个并排的晶体管（一个 NMOS 一个 PMOS）才能构成一个反相器（最基本逻辑单元）。CFET 把这两个晶体管上下叠放，使反相器的占地面积直接减半。由此，逻辑门密度理论上可提升 2 倍。
英特尔的突破在于解决了三大工程难题：
- 外延生长：在底层 NMOS 上精确生长顶层 PMOS 的单晶硅层，缺陷密度控制在每平方厘米 0.1 个以下。
- 栅极对准：上下晶体管的栅极需要完美垂直对准，英特尔采用了自对准四重图案化（SAQP）技术，套刻误差小于 0.5nm。
- 散热：堆叠导致热量积聚，英特尔在每层之间嵌入了 2nm 厚的单层石墨烯导热层，可将热点温度降低 15°C。
【性能数据与量产路线图】
测试芯片在 0.7V 工作电压下的关键数据：
| 指标 | 英特尔 18A (FinFET) | 英特尔 CFET (14A 节点) | 改善幅度 |
|---|---|---|---|
| 晶体管密度 | 2.2 亿 / mm² | 4.5 亿 / mm² | +104% |
| 开关延迟 | 12 ps | 9.4 ps | -22% |
| 动态功耗 | 0.8 pJ/开关 | 0.56 pJ/开关 | -30% |
| 漏电流 | 10 pA/μm | 8 pA/μm | -20% |
量产时间表：
- 2027 年上半年：14A 节点风险试产（CFET 第一代）
- 2028 年：大规模量产，首发产品为 Intel Xeon 7 系列（代号“Diamond Rapids”）
- 2029 年：推出改进版 14A+，集成背面供电（BSPDN）
【竞争格局：英特尔能否翻盘？】
台积电此前曾表示 CFET 要到 2030 年 才能商用，其 2026 年的主力仍是 N2（2nm 纳米片晶体管）。三星则于 2025 年展示了 CFET 原型，但未给出量产时间。
英特尔的突然领先让华尔街分析师措手不及。摩根士丹利在报告中将英特尔目标价从 45 美元上调至 58 美元，理由是“如果 CFET 如期量产，英特尔代工业务将获得苹果、高通等大客户的订单”。
但也有质疑声：
- 成本问题：CFET 需要更多的光刻层数（约 120 层，对比 18A 的 85 层），晶圆成本预计高出 40%。英特尔能否在定价上保持竞争力？
- 良率爬坡：目前测试芯片的良率仅 35%，距离量产要求的 90% 以上还很远。英特尔历史上曾多次在新技术上“跳票”（如 10nm 推迟三年）。
【对中国半导体产业的影响】
由于美国出口管制，中国大陆的代工厂（中芯国际、华虹）目前仍停留在 14nm FinFET 水平。CFET 技术进一步拉大了差距。业内专家指出，即使不考虑设备禁运，国内在石墨烯导热层、自对准图案化等关键工艺上的积累几乎为零。
不过也有乐观观点：CFET 的高成本可能迫使英特尔将部分成熟制程订单外包给中芯国际，间接利好。
