大家好，我是良许
在嵌入式系统开发中，我们经常会遇到这样的场景：需要实现一些复杂的逻辑控制，但用单片机处理又显得响应速度不够快，或者需要大量的 GPIO 口来完成某些并行任务。
这时候，CPLD 就成为了一个非常好的选择。
今天我就来和大家聊聊 CPLD 的原理和实际应用。
1. CPLD 基础概念
1.1 什么是 CPLD
CPLD 是一种可编程逻辑器件，它介于简单的 PAL/GAL 器件和复杂的 FPGA 之间。
简单来说，CPLD 就像是一块"可以随意定制功能的数字芯片"，你可以通过编程的方式来定义它内部的逻辑电路，让它实现你想要的任何数字逻辑功能。
与传统的固定功能芯片不同，CPLD 的最大特点就是灵活性。
比如说，今天你可以把它配置成一个串口转并口的转换器，明天你又可以把它改成一个多路信号选择器，甚至可以实现一个简单的状态机控制器。
这种灵活性在产品开发和调试阶段特别有用，因为你可以随时修改逻辑而不需要重新设计硬件电路板。
1.2 CPLD 的内部结构
CPLD 的内部主要由三大部分组成：逻辑阵列块（LAB）、可编程互连阵列和 I/O 控制块。
逻辑阵列块是 CPLD 的核心部分，它包含了多个宏单元。
每个宏单元通常包含一个与或阵列、一个触发器和一些配置逻辑。与或阵列可以实现任意的组合逻辑，而触发器则可以实现时序逻辑。
这种结构使得 CPLD 既可以实现组合逻辑电路，也可以实现时序逻辑电路。
可编程互连阵列就像是 CPLD 内部的"高速公路网"，它负责连接各个逻辑阵列块，使得不同的逻辑单元可以相互通信。
这个互连网络的质量直接影响到 CPLD 的性能和延迟特性。
I/O 控制块则负责管理 CPLD 与外部世界的接口。
它可以配置每个引脚的输入输出方向、电平标准、驱动能力等参数。
现代的 CPLD 通常支持多种 I/O 标准，比如 LVTTL、LVCMOS、LVDS 等，这使得它可以方便地与各种不同的器件进行接口。
1.3 CPLD 与 FPGA 的区别
很多人会把 CPLD 和 FPGA 混淆，虽然它们都是可编程逻辑器件，但实际上有很大的区别。
从架构上看，CPLD 采用的是粗粒度的架构，内部由若干个逻辑阵列块组成，每个块包含较多的逻辑资源。
而 FPGA 采用的是细粒度架构，由大量的小型查找表（LUT）和触发器组成。
这就好比 CPLD 是用大块积木搭建，而 FPGA 是用小颗粒积木搭建。
从存储方式来看，CPLD 通常使用非易失性存储器（如 EEPROM 或 Flash），这意味着断电后配置信息不会丢失，上电即可工作。
而大多数 FPGA 使用的是 SRAM 配置存储器，断电后配置会丢失，需要外部配置芯片或主控芯片在每次上电时重新加载配置。
从性能角度看，CPLD 的延迟更加可预测，因为它的互连结构相对固定。
而 FPGA 虽然资源更丰富，但布线延迟可能会因为设计的不同而变化较大。
在我的实际项目中，当需要实现一些对时序要求严格但逻辑不太复杂的功能时，我通常会选择 CPLD。
2. CPLD 的工作原理
2.1 可编程逻辑实现原理
CPLD 实现可编程逻辑的核心在于它的与或阵列结构。
这个结构基于一个简单但强大的数学原理：任何组合逻辑函数都可以表示为若干个乘积项的和。
举个简单的例子，假设我们要实现一个三输入的多数表决电路，当三个输入中至少有两个为 1 时输出才为 1。
这个逻辑可以表示为：Y = AB + AC + BC。
在 CPLD 中，与门阵列会产生这三个乘积项，然后或门阵列将它们相加，最终得到输出结果。
在实际的 CPLD 器件中，与阵列和或阵列都是通过可编程的连接点来实现的。
这些连接点在早期的器件中是熔丝，烧断或保留来决定连接与否。
而在现代的 CPLD 中，通常使用 EEPROM 或 Flash 单元来控制连接，这样就可以反复编程了。
2.2 宏单元的功能
宏单元是 CPLD 中最基本的逻辑单元，它的设计非常巧妙。
一个典型的宏单元包含以下几个部分：
首先是乘积项分配器，它从与阵列接收若干个乘积项，并将它们分配给或门。
不同的 CPLD 器件，每个宏单元能接收的乘积项数量不同，一般在 5 到 16 个之间。
如果一个逻辑函数需要的乘积项超过了这个数量，就需要使用多个宏单元来实现。
其次是可配置的或门和异或门，它们可以实现各种组合逻辑功能。
异或门特别有用，因为很多实际应用中需要实现奇偶校验、加法器等功能，这些都需要异或运算。
然后是触发器，通常是 D 触发器，用于实现时序逻辑。
这个触发器可以配置为旁路模式或寄存模式。
触发器还可以配置时钟极性、复位方式、置位方式等参数。
最后是反馈路径，宏单元的输出可以反馈到互连阵列，从而可以被其他宏单元使用。
这种反馈机制使得 CPLD 可以实现复杂的多级逻辑和状态机。
2.3 时钟和复位管理
在数字系统设计中，时钟和复位信号的管理至关重要。
CPLD 通常提供专用的全局时钟网络和复位网络，以确保这些关键信号能够以最小的延迟和最小的偏斜分配到所有的触发器。
大多数 CPLD 器件提供 2 到 4 个全局时钟输入，这些时钟可以驱动器件内所有的触发器而不需要经过一般的互连网络。
这样做的好处是可以保证时钟到达各个触发器的延迟基本一致，避免了时钟偏斜问题。
在我之前做的一个项目中，需要用 CPLD 实现一个多通道的同步采样控制器。
因为使用了全局时钟网络，所有通道的采样时刻可以保证在纳秒级别的精度内同步，这对于后续的信号处理非常关键。
3. CPLD 的开发流程
3.1 设计输入
CPLD 的开发通常使用硬件描述语言，主流的有 Verilog 和 VHDL 两种。
相比之下，Verilog 的语法更接近 C 语言，对于我们这些做嵌入式软件出身的人来说更容易上手。
下面是一个简单的 Verilog 代码示例，实现一个 8 位的计数器：
module counter_8bit(
input wire clk, // 时钟输入
input wire rst_n, // 复位信号，低电平有效
input wire enable, // 使能信号
output reg [7:0] count // 8位计数输出
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
count <= 8'd0; // 异步复位
end else if (enable) begin
count <= count + 1'b1; // 计数加1
end
end
endmodule
这个计数器模块有时钟、复位、使能三个输入信号，以及一个 8 位的计数输出。
当复位信号为低电平时，计数器清零；当使能信号为高电平时，每个时钟上升沿计数器加 1。
这种简单的逻辑在 CPLD 中实现起来非常高效。
除了 HDL，一些 CPLD 开发工具还支持原理图输入方式。
对于一些简单的逻辑，使用原理图可能更直观。
但对于复杂的设计，HDL 的优势就体现出来了：代码更容易维护、修改和复用。
3.2 综合与适配
写完 HDL 代码后，需要经过综合和适配两个步骤，才能生成可以下载到 CPLD 的配置文件。
综合过程是将 HDL 代码转换为逻辑门级的网表。
综合器会分析你的代码，优化逻辑，并将其映射到 CPLD 的基本逻辑单元上。
这个过程中，综合器会做很多优化工作，比如消除冗余逻辑、合并相同的逻辑、优化关键路径等。
适配过程则是将综合后的逻辑网表映射到具体的 CPLD 器件上。
这个过程需要决定每个逻辑单元使用哪个宏单元，各个信号使用哪些互连资源，I/O 信号使用哪些引脚等。
适配的质量直接影响到最终设计的性能和资源利用率。
在我的经验中，对于一些对时序要求严格的设计，可能需要反复调整代码和约束条件，多次进行综合和适配，才能达到满意的结果。
这个过程有点像软件开发中的性能优化，需要耐心和经验。
3.3 仿真与验证
在将设计下载到实际的 CPLD 器件之前，进行充分的仿真验证是非常必要的。
仿真可以帮助我们发现设计中的逻辑错误，而且修改起来比在硬件上调试要方便得多。
CPLD 的仿真通常分为功能仿真和时序仿真两种。
功能仿真只验证逻辑功能是否正确，不考虑实际的延迟。
而时序仿真则会考虑 CPLD 内部的实际延迟，可以发现一些时序相关的问题。
下面是一个简单的 testbench 示例，用于测试前面的 8 位计数器：
module counter_8bit_tb;
reg clk;
reg rst_n;
reg enable;
wire [7:0] count;
// 实例化被测试模块
counter_8bit uut (
.clk(clk),
.rst_n(rst_n),
.enable(enable),
.count(count)
);
// 生成时钟信号，周期为20ns（50MHz）
initial begin
clk = 0;
forever #10 clk = ~clk;
end
// 测试序列
initial begin
// 初始化信号
rst_n = 0;
enable = 0;
// 复位100ns
#100;
rst_n = 1;
// 使能计数器
#50;
enable = 1;
// 运行500ns观察计数
#500;
// 禁止计数
enable = 0;
#100;
// 再次使能
enable = 1;
#300;
$stop;
end
endmodule
这个 testbench 会生成时钟信号，并控制复位和使能信号，然后观察计数器的输出是否符合预期。
通过仿真，我们可以在波形图中清楚地看到计数器的工作过程。
4. CPLD 的实际应用
4.1 接口转换与扩展
在嵌入式系统中，接口转换是 CPLD 最常见的应用之一。
比如说，你的主控芯片只有一个 SPI 接口，但需要控制多个 SPI 设备，这时就可以用 CPLD 来实现 SPI 接口的扩展和仲裁。
我曾经做过一个项目，需要将一个并行的 LCD 接口转换为 LVDS 接口。
使用 STM32 的 FSMC 接口可以很方便地驱动并行 LCD，但项目要求使用 LVDS 接口的显示屏以降低 EMI。
这时候，在 STM32 和显示屏之间加入一个 CPLD，就完美地解决了这个问题。
CPLD 接收 FSMC 的并行数据和控制信号，然后按照 LVDS 协议将数据串行化输出。
这种应用的好处是不需要修改主控芯片的软件，只需要像驱动普通并行 LCD 一样操作 FSMC 接口即可。
所有的协议转换工作都由 CPLD 在硬件层面完成，而且速度很快，延迟很小。
4.2 逻辑粘合与控制
在复杂的嵌入式系统中，经常需要一些"粘合逻辑"来协调不同芯片之间的工作。
比如说，需要根据多个传感器的状态来控制某些执行器的动作，或者需要实现一些复杂的时序控制。
举个例子，在一个电机控制系统中，需要根据多个限位开关的状态、编码器的信号以及主控芯片的命令来生成 PWM 信号和方向控制信号。
如果用主控芯片的软件来实现这些逻辑，可能会因为中断延迟或任务调度的问题导致响应不够及时。
而使用 CPLD 来实现这些逻辑，可以保证在纳秒级别的时间内做出响应，大大提高了系统的实时性和可靠性。
下面是一个简单的状态机示例，用于控制一个简单的步进电机：
module stepper_motor_ctrl(
input wire clk,
input wire rst_n,
input wire [1:0] direction, // 00:停止 01:正转 10:反转
input wire step_pulse, // 步进脉冲
output reg [3:0] motor_phase // 电机相位输出
);
// 状态定义
localparam PHASE_0 = 4'b0001;
localparam PHASE_1 = 4'b0010;
localparam PHASE_2 = 4'b0100;
localparam PHASE_3 = 4'b1000;
reg [3:0] current_phase;
reg step_pulse_d1;
wire step_pulse_posedge;
// 检测步进脉冲上升沿
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
step_pulse_d1 <= 1'b0;
else
step_pulse_d1 <= step_pulse;
end
assign step_pulse_posedge = step_pulse & ~step_pulse_d1;
// 状态机
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
current_phase <= PHASE_0;
end else if (step_pulse_posedge) begin
case (direction)
2'b01: begin // 正转
case (current_phase)
PHASE_0: current_phase <= PHASE_1;
PHASE_1: current_phase <= PHASE_2;
PHASE_2: current_phase <= PHASE_3;
PHASE_3: current_phase <= PHASE_0;
default: current_phase <= PHASE_0;
endcase
end
2'b10: begin // 反转
case (current_phase)
PHASE_0: current_phase <= PHASE_3;
PHASE_1: current_phase <= PHASE_0;
PHASE_2: current_phase <= PHASE_1;
PHASE_3: current_phase <= PHASE_2;
default: current_phase <= PHASE_0;
endcase
end
default: current_phase <= current_phase; // 保持
endcase
end
end
always @(*) begin
motor_phase = current_phase;
end
endmodule
这个模块实现了一个四相步进电机的控制逻辑，根据方向信号和步进脉冲来切换电机的相位。
这种逻辑如果用软件实现，需要占用 CPU 时间并且可能受到中断延迟的影响，而用 CPLD 实现则可以保证实时性。
4.3 信号处理与数据采集
CPLD 在信号处理和数据采集系统中也有广泛应用。
它可以实现高速的数据缓冲、协议转换、数据预处理等功能。
在我参与的一个多通道数据采集项目中，需要同时采集 16 路模拟信号。
我们使用了两片 8 通道的高速 ADC，每片 ADC 的输出是并行数据接口。
如果直接用 STM32 来读取这些数据，GPIO 口的数量会不够用，而且很难保证多通道的同步性。
我们的解决方案是使用一片 CPLD 来接收两片 ADC 的数据，在 CPLD 内部进行数据缓冲和打包，然后通过一个高速并行接口（传输给 STM32。
CPLD 还负责生成 ADC 的采样时钟和控制信号，保证所有通道的采样严格同步。
这种架构的优点是：第一，节省了主控芯片的 GPIO 资源。
第二，提高了数据采集的同步性和实时性。
第三，降低了主控芯片的软件复杂度，因为数据的缓冲和打包都由 CPLD 在硬件层面完成了。
4.4 系统调试与测试
CPLD 还可以作为系统调试和测试的辅助工具。
比如说，可以用 CPLD 来生成各种测试信号，或者监控系统中的关键信号。
在产品开发阶段，我经常会用 CPLD 来实现一些调试功能。
比如说，在 CPLD 中实现一个逻辑分析仪的功能，可以捕获系统中的关键信号，然后通过某个接口（比如 UART）输出到 PC 上进行分析。
这比使用专门的逻辑分析仪要灵活得多，因为你可以根据需要随时修改触发条件和采样逻辑。
另外，CPLD 还可以用来模拟一些外部设备。
比如说，在开发阶段，某个外部传感器还没有到货，但你需要测试主控芯片的软件。
这时候可以用 CPLD 来模拟这个传感器的行为，生成符合协议的数据和时序，这样就可以在没有实际硬件的情况下进行软件开发和测试了。
5. CPLD 选型与使用建议
5.1 如何选择合适的 CPLD
选择 CPLD 时需要考虑几个关键因素。
首先是逻辑资源，通常用宏单元的数量来衡量。
对于简单的接口转换，可能只需要几十个宏单元。
而对于复杂的控制逻辑，可能需要几百个宏单元。
其次是 I/O 资源，包括 I/O 引脚的数量和支持的电平标准。
如果你的应用需要连接很多外部信号，就需要选择 I/O 资源丰富的器件。
同时要注意 I/O 引脚支持的电平标准是否满足你的需求，比如是否支持 3.3V、2.5V 或 1.8V 等。
第三是速度性能，主要看最高工作频率和引脚到引脚的延迟。
对于一些高速应用，比如高速数据采集或通信接口，需要选择速度等级较高的器件。
第四是封装形式，常见的有 PLCC、TQFP、BGA 等。
对于手工焊接或小批量生产，PLCC 或 TQFP 封装比较合适。
对于大批量生产，BGA 封装虽然焊接难度大一些，但可以提供更多的引脚和更好的电气性能。
最后是开发工具的支持和器件的供货情况。
主流的 CPLD 厂商有 Xilinx（现在是 AMD）、Intel（原 Altera）、Lattice 等，它们都提供免费的开发工具。
在选型时要考虑开发工具是否好用，以及器件的供货是否稳定。
5.2 设计中的注意事项
在使用 CPLD 进行设计时，有一些需要注意的地方。
首先是时钟设计，尽量使用全局时钟网络，避免使用门控时钟。
如果必须使用多个时钟域，要注意跨时钟域的信号同步问题，可以使用双触发器同步或 FIFO 等方法。
其次是复位设计，建议使用异步复位、同步释放的方式。
也就是说，复位信号的有效是异步的，但释放时要与时钟同步，这样可以避免复位释放时的亚稳态问题。
第三是 I/O 约束，要在设计中明确指定每个信号使用哪个引脚，以及引脚的电气特性（比如驱动强度、上下拉电阻等）。
这些约束通常写在一个单独的约束文件中。
第四是时序约束，对于一些对时序要求严格的设计，需要添加时序约束，告诉综合和适配工具你的时序要求。
比如可以约束时钟频率、输入输出延迟、路径延迟等。
最后是代码风格，建议使用同步设计风格，避免使用过多的组合逻辑。
在 Verilog 中，尽量使用阻塞赋值（=）来描述组合逻辑，使用非阻塞赋值（<=）来描述时序逻辑。
这样可以避免很多仿真和综合的问题。
5.3 与单片机的配合使用
在实际项目中，CPLD 通常不是单独使用的，而是与单片机配合使用。
这种组合可以发挥各自的优势：单片机负责复杂的算法和控制逻辑，CPLD 负责高速的数据处理和接口转换。
在我的项目经验中，通常会让 STM32 作为主控，负责整体的控制流程、人机交互、通信等功能。
而 CPLD 作为协处理器，负责一些对实时性要求高的任务，比如高速数据采集、精确的时序控制、复杂的接口转换等。
STM32 与 CPLD 之间的通信可以采用多种方式。
最简单的是并行接口，使用 STM32 的 FSMC 或 FMC 外设，可以像访问外部 SRAM 一样访问 CPLD 内部的寄存器。
这种方式速度快，接口简单，是我最常用的方式。
也可以使用串行接口，比如 SPI 或 I2C。这种方式占用的引脚少，但速度相对较慢。
对于一些控制信号或低速数据，使用串行接口是比较合适的。
在软件设计上，可以把 CPLD 看作是一个外设，为它编写相应的驱动程序。
比如定义一些寄存器地址，然后通过读写这些寄存器来控制 CPLD 或读取 CPLD 的状态。下面是一个简单的示例：
// CPLD寄存器地址定义（假设使用FSMC Bank1 Sector1）
#define CPLD_BASE_ADDR 0x60000000
#define CPLD_CTRL_REG (*(volatile uint16_t *)(CPLD_BASE_ADDR + 0x00))
#define CPLD_STATUS_REG (*(volatile uint16_t *)(CPLD_BASE_ADDR + 0x02))
#define CPLD_DATA_REG (*(volatile uint16_t *)(CPLD_BASE_ADDR + 0x04))
// 控制寄存器位定义
#define CPLD_CTRL_ENABLE (1 << 0)
#define CPLD_CTRL_RESET (1 << 1)
#define CPLD_CTRL_START (1 << 2)
// 状态寄存器位定义
#define CPLD_STATUS_READY (1 << 0)
#define CPLD_STATUS_BUSY (1 << 1)
#define CPLD_STATUS_ERROR (1 << 2)
// CPLD初始化函数
void CPLD_Init(void)
{
// 配置FSMC用于访问CPLD
// ... FSMC配置代码 ...
// 复位CPLD
CPLD_CTRL_REG = CPLD_CTRL_RESET;
HAL_Delay(10);
CPLD_CTRL_REG = 0;
// 使能CPLD
CPLD_CTRL_REG = CPLD_CTRL_ENABLE;
}
// 等待CPLD就绪
HAL_StatusTypeDef CPLD_WaitReady(uint32_t timeout)
{
uint32_t tickstart = HAL_GetTick();
while (!(CPLD_STATUS_REG & CPLD_STATUS_READY)) {
if ((HAL_GetTick() - tickstart) > timeout) {
return HAL_TIMEOUT;
}
}
return HAL_OK;
}
// 向CPLD写入数据
HAL_StatusTypeDef CPLD_WriteData(uint16_t data)
{
// 等待CPLD就绪
if (CPLD_WaitReady(100) != HAL_OK) {
return HAL_TIMEOUT;
}
// 写入数据
CPLD_DATA_REG = data;
// 启动处理
CPLD_CTRL_REG |= CPLD_CTRL_START;
return HAL_OK;
}
// 从CPLD读取数据
HAL_StatusTypeDef CPLD_ReadData(uint16_t *data)
{
// 等待CPLD就绪
if (CPLD_WaitReady(100) != HAL_OK) {
return HAL_TIMEOUT;
}
// 读取数据
*data = CPLD_DATA_REG;
return HAL_OK;
}
这样的驱动程序可以很好地封装 CPLD 的底层操作，使得上层应用程序可以方便地使用 CPLD 的功能，而不需要关心具体的硬件细节。
总结
CPLD 作为一种灵活的可编程逻辑器件，在嵌入式系统设计中有着广泛的应用。
它可以实现接口转换、逻辑粘合、信号处理等多种功能，是单片机的理想伙伴。
虽然 CPLD 的开发需要学习硬件描述语言和数字逻辑设计，但一旦掌握了这些技能，就能够在项目中发挥很大的作用，解决很多用纯软件难以解决的问题。
对于嵌入式工程师来说，掌握 CPLD 的使用可以大大扩展自己的技能范围，在面对复杂的系统设计时有更多的选择。
希望这篇文章能够帮助大家对 CPLD 有一个全面的了解，在实际项目中能够灵活运用这个强大的工具。
更多编程学习资源
