Chapter 6 Protection and Sensing
这一章介绍power stage的保护和sensing电路. 其需要基准电压, 基准电流, 确保power stage不会过压和过流.
● Overvoltage (in particular the drain–source voltage) ● Overcurrent (current sensing) ● Thermal protection ● Short circuits and open load (OL), mainly short-to-ground (SCG), short-to-battery (SCB) ● Under-voltage lock-out (UVLO), no gate driver operation if the gate supply is too low
6.1 Overvoltage Protection
6.1.1 High-Voltage Cascode
对于VIN高压应用, 可用高压管串联保护低压管, 确保Vgs不超压, 如下图所示
6.1.2 Active Zener Diode
Active Zener Diode clamp的电压为Vclamp = VZ + VG, 同时MOS管能泄放大电流.
6.2 Overvoltage Protection for Inductive Loads
考虑Fig 6.4(a)中low side switch, 当电感电流Iload>0时关闭管子, Vsw会升压到很高, 击穿管子.
(b)添加Zener diode, 钳位Vsw不要太高. 同时Iload<0时, Zener diode 提供 free-wheeling路径.
(c) 为drain–gate clamp电路, 电感中的能量通过功率管释放, 适合集成电路. 当Iload>0时关闭管子. Vsw被钳位在VF + VZ + VGS(Iload), 设计这个值> Vbat. 因此当电感能量耗尽时, VF会关闭, 让Vsw=Vbat, driver把Vgs拉到0V, 彻底关闭管子. 为什么需要VF diode? 因为在开启管子时, Vgs=Vdrv, Vsw=0V, 需要VF diode block电压.
对于high-side管子, 同样可加drain–gate clamp电路, Vsw可能被拉为很低负电压. 如图Fig 6.5. 注意stack Zener diode是short collector and emitter, 而且 collector (第三端) 是接到the next higher emitter potential according to the ratings in the given technology. 两个PN diode补偿Zener diode的温漂. Vds clamp到47V, 保护55V的管子. 例如Vbat=14V, Vsw可到-33V.
MD管子的作用是在turn off时防止source到0V. 通过diode, 让Vgs=VF=0.7V, 小于典型功率管的导通阈值.
Fig. 6.4d) 为半桥结构, Vsw在Vbat+VF和-VF之间跳变, 因此保护住了管子.
6.3 Temperature Sensing and Thermal Protection
IC工作的最大节温, 典型为 150 ∘C ~ 160 ∘C. 当节温达到200∘C 需要 thermal shutdown, 即产生TSD信号, 需要hysteresis和debounce时间.
Fig 6.6展示了通过生成IPTAT电流产生TSD信号. casecode确保I1=I2, Q2比Q1大N倍(常见为8, 这样Q2可以包Q1一圈). Q1和Q2形成经典的Brokaw loop
casecode结构确保I1=I2, Q1和Q2的collector电压相同, 另外支路提供Q1和Q2的base current (来自VDD而不是I1和I2). 为了更精准, 补偿collector到sub的漏电, Q1可加入N-1的 dummy, dummy的base和collector接到Q1, 使dummy emitter浮空.
产生和温度成正比的IPTAT电流
产生和温度成正比的VPTAT电压, Rtsd和R1可相互抵消, VPTAT电压温度线性很好.
可通过QTSD的管子产生TSD信号. Vbe 温度系数为 −2 mV/ oC. 当Vptat>Vqst_be时产生TSD信号.
注意QTSD和satellites管子 可放在芯片各个地方, 尤其是功率管附近(发热最严重)
6.4 Bandgap Voltage and Current Reference
IPTAT电流可用于产生基准, 如下图所示. 在Q1和Q2下加入R2, R2上的电压为positive temperature coefficient(TC), Vbe为negative temperature coefficient . 两者之和可产生零温度系数电压.
V2为正温度系数电压
基准电压Vbg为零温度系数电压. Eg为硅 bandgap energy, q为 elementary charge, 比值在1.2V左右.
为了保持Vbg零温漂, 可推算出R2和R1的比例关系为
6.4.1 Start-Up Circuit
为了消除简并点, 即I1=I2=0这一工作点, 需要加入启动电路. 即MS1, MS2和Rs. 当BG工作起来后, 启动电路失效.
6.4.2 Reference Current Generation
Ibias = VBG/ Rbias, 产生Ibias电流. 注意Rbias的制造偏差可达20%
6.4.3 Accuracy, 6.4.4 Trimming
一般BG的的温漂为 50 ppm/K, 即 5 ⋅ 10^−5/K= 5 ⋅ 10^−3 %/K. 100K温度变化 0.5%. 需要处理高温下leakage电流, 保证I1和I2的高度对称性. 如下图所示
(1) M5提供base current, 避免asymmetry
(2) M3和M4的cacode结构确保Q1和Q2的collector电压一致.
(3) Q1添加(n-1)个dummy, 确保Q1和Q2 collector到sub的漏电一致. 在高温时, C到sub的漏电会严重
(4) M1, M2, M6, and M7形成cascode电流镜确保I1=I2, 降低了headroom, 可用wide-swing cascode结构
(5) 通过trim, 确保Vbg的温度系数成彩虹线. V2成正温度系数, R2越高, Vbg表现为正温度系数, 反之亦然.
6.5 Short Circuits and Open Load
常见短路有 short-to-battery (SCB) 或者 short-to-ground (SCG). 或者开路open load (OL). 可用比较器进行短路或者开路的判断.
发生短路时, SCG = 1.
发生开路时, SCG = 0 and OL = 1.
6.6 Current Sensing
6.6.1 Introduction
电流采样在电源中非常重要, 也是难点. 因为电流不是直流, 可能会断流. 如下图所示
最直接的方式就是测量功率管Vds, 通过VDS = Rdson ⋅ ID得出电流. 但是Rdson随着温度, corner和金属层变化很大. 对于集成功率管, 可通过采用管 replica current sensing来实现.
还可以通过测量sense resistor (shunt sensing)上的IR drop 来测量电流. 但其需要外置高精度的shunt resistor, 有额外的功耗和cost.
电感上有DC winding阻抗 (DCR), 因此可通过测量电感上压降来测量电感电流, 也称为DCR sensing.
6.6.2 Replica Sensing
功率管采样电路replica sensing广泛应用, 可用单管或者M2个管子串联形成M:1 或者 M1*M2:1的采样管.
采样电路如下图Fig 6.13(a) 所示, 运放钳位MS和MP的source, RMP = RMS/M. Iin = M*Iout.
Fig 6.13(b)展示了反馈环路.
(1) 运放A考虑单极点系统. A(j𝜔) = Ao/(1+j ω/𝜔o)
(2) 反馈环路只有一个高阻节点, 运放输出Vr, 因此天然稳定性强
(3) MR和Rout形成source follower, 小信号分析 iout = gm(vR − ioutRout). 因此 iout/vR= gm/(1+gm Rout) ∼ 1/Rout
分析小信号环路, vd代表MS和MP的source电压之差.
环路Loop Gain 参考Fig 6.13(b)可得 T = A RMS/Rout
replica sensing缺点是带宽有限, 即采样速度有限. DC gain To = Ao RMS∕Rout, 由于是单极点系统, 因此cut-off frequency f-3db=𝜔o (运放A的主极点)
因此GBW为 GBW(A) = Ao ⋅ 𝜔o 再乘以Rms/Rout. Rout为10Kohm, Rms为10ohm, 因此replica 环路的GBW要远小于运放Av的带宽. 即便如此, replica sensing仍然很适合于DC-DC 电流模控制, 开关频率可达5MHz.
采样精度由: (1) 功率管和sense管的mismatch, 即M偏差. (2) 运放offset. (3) Rout绝对值(可trim). (4) Total Loop Gain. 决定
Figure 6.14a) 展示了replica sensing的电路实现结构. common-gate级组成运放. 注意MS的电流需要大于Ibias.
因此流过Rout的Iout,r需要减去Ibias.
因此Iout,i − Iout,r 相对误差为.
设定 Ibias=50uA, 在Iin较小时, 这个误差很大. error= 5% at Iin = 1A, error= 50% at Iin = 50mA.
Fig. 6.15) 展示了改进电路. 引入Icomp来补偿Ibias. M3和M1有相同的source, gate电压, 因此Icomp=Ibias.
对于高压电源, Fig 6.15需要采用高压cascode结构来保护低压器件.
Fig 6.16展示 Replica sensing 用于功率级下管电流采样. 下管导通时 Vsw = −V1 = −(Iload * RDSon). 采样管MS的drain接到Vsw, MS的source接到运放的输入端V+. 运放输入V-接到PGND. 确保sense管的source=PGND. 这样MS和MP的drain和source电位一致. V1=V2, V1 = Rmp * (IL − Is) ∼ Rmp * IL , V2 = Rms * Is. Rmp=Rms/M. 因此可得采样电流 Is = IL / M. 由于无需高压器件, 下管采样的带宽更大, 采样速度更快, 更准确.
6.6.3 Shunt Current Sensing
对于DC-DC, shunt resistor常放在输出电压处. 如图(a)(b)所示, 根据Vs,max=voltage drop在100mV以内和最大电流得到Rs值, 注意会产生loss. 分离器件shunt resistor 需要额外的board空间和系统成本. shunt resistor常放在一端为固定电压, 例如Vout or Vin (detect SCG failure).
Figure 6.17c) 展示了 电阻+ 运放采样. 运放V+为恒压Vhigh分压的Vcm即Vref
This way, the negative feedback at the inverting amplifier input forms a negative gain stage. It comprises resistor Rc2 and a second resistor Rp that connects to the shunt Rs. Since the negative shunt voltage drop (−Vs) is the input to the negative gain stage, the overall (small-signal) gain is positive.
运放V+输入为Vref, V-输入为-Vs+Vref, 这是经典的inverting op-amp, 因此 Vou/Vs= Rc2/Rp.
因此输出Vout=Rs Is Rc2/Rp
若Rc1=Rc2, 当Is=0时, Vout=0V. (both branches to the left and right of the shunt will be biased fully symmetrically)
如果运放没有 rail-to-rail输出 或者输入级需要minimum电压, 需要设计Rc2<Rc1. 或者让Rc1的下端接到电压基准上. It allows the output of the amplifier to be offset to some higher voltage with respect to ground.
design guideline: Example 6.5. Vs,max=100mV. Vhigh=12V, Vcm=0.5V-4.5V, Is=0.05-1A, GBW=1MHz
(1) 根据Eq 6.24, 得到最大shunt 电阻值.
(2) Eq 6.25 计算出power loss
(3) 根据 Eq 6.26 和Vcm, 计算 Rp/Rc1的比例, 确保在运放输入电压范围内. 设计Vcm=4V.
(4) 选择Rp, 使得I1和I2为合理范围, 在mA级别.
由于 Vhigh-Vcm=8V, 因此设计Rp=8kΩ, I1=1mA
(5) 根据步骤 (3) 计算出Rc1值. Rc2的值=Rc1或者比Rc1略小. 根据Eq 6.28 计算出Vout, 保证运放输入输出电压范围. 或者把Rc1接到Vref.
取Rc2=Rc1, 因此当Is最低=0.05A时, 输出电压=2.5mV. 如果运放不支持output rail-to-rail, Rc2需要更低. 或者把Rc1的下端接到电压基准上.
(6) 增益 gain As 由 Eq 6.27决定, 确保满足运放输出电压范围
Gain values lower than 1 are typical for this kind of sensing circuit.
(7) 电流采样电路cut-off频率fo为GBW/As. GBW为运放开环gain-bandwidth
因此cut-off frequency=2MHz
Fig. 6.17d)和Fig. 6.17c)类似, 通过Rp设定共模电压和电流采样增益. (d)用了replica sensing的结构和运放.
共模电压Vcm定为
假设运放没有offset, 因此V+ = V-
可得采样电流Is,out为
因此输出电压Vout为
For Rc = Rc1, the gain As = Vout/Vs is identical to the expression in Eqn. (6.27) found for Fig. 6.17c).
6.6.4 DCR Sensing
不同于shunt sensing, 需要高精度的外置电阻, DCR sensing利用电感DCR, 可以无损采样电感电流, 没有voltage droop, 非常适合低压输出场景.
电感两端电压VDCR为iL * 阻抗
只有当 𝜔o< corner frequency 𝜔o时, VDCR = IL * RDCR. corner frequency频率不高.
corner frequency可以被Rx和Cx补偿. 假设电感阻抗很低, 几乎所有iL电流都流过电感. Cx和Rx形成voltage divider, Cx上电压
代入Eqn. (6.41)
当满足下式时, Vcx=IL*Rdcr
RDCR = 21.5mΩ, L=10uH, Cx=220nF, 可算得Rx值为2Kohm左右
DCR sensing的缺点是, Rdcr 工艺偏差不大, 但是受温度影响大. 另外采样精度取决于Rx和Cx.
TC = 3930ppm∕K, 60°就能带来13%的误差. 还是要想办法能用电阻相除cancel, 例如Eqn. (6.28).
6.6.5 Current Limit
限流分为constant current limiting 和 foldback current limiting. 如下图所示. 发生过流时, Iload保持最大值, 或者被降低折返.
Constant Current Limit
上图展示了constant current limit的LDO. 采用replica current sensing. MS作为功率管MP的采样管, 流过I/M电流, 在Rs上产生Vs drop, 和Iload成正比. Rp降低共模电压, 保护M1和M2. 当Is,out 超过Iref, Vs,out开启M3, 拉低MP gate, 限制输出电流I, 因此输出Vout也降低.
假设运放没offset, M1 source=M2 source
Is = Ilim/ M, Is,out = Iref 可得
Iref可trim.
Foldback Current Limit
foldback current limiting. 如下图所示. 发生过流时, loadd电流被降低. 这样power dissipation更小.
Fig. 6.21a): Iload被Rs采样, 当Iload>Ilim时, 开启MF, 拉低MP gate, Vout下降. 因此R1上的电压V1下降. V1表达式为, 忽略Rs上drop, R2>>R1.
Op-amp 输入端 V- = V+ =Vout 电压
因此Ilim和Vout成正相关, 符合foldback
当Vout下降到0V, foldback current limit为IFB, 表达式为
Figure 6.21b) 展示了实现Vth的方法. 由于Vth来源于Vbat, 即使Vout为0V, Vth也能产生.
Fig. 6.21展示了LDO的foldback circuit, 对于DC-DC, MF的drain连接到error amplifier的输出就行.
**foldback circuit designed guideline: **Iload,nom = 100 mA, Ilim,max = 2Iload,nom, and IFB = 0.3Iload,nom. The nominal output voltage is Vout,nom = 3V.
(1) 根据voltage drop and the maximum power定Rs
For a typical maximum voltage drop Vs,max = 100mV across the shunt resistor at the nominal load current Iload,nom = 100 mA the shunt resistor will be Rs = 1Ω.
(2) 根据 Eqn. (6.55) 计算Vth
(3) 根据 Eqn. (6.54) 计算 ratio R1 / R2
(4) Determine the values of R1 and R2 for a given current in both resistors.
设计流过R1和R2的电流 IR = 100 μA
因此R1和R2的值可得
6.7 Zero-Crossing Detection
SW过零电路用于dead-time控制, light load检测. 检测SW过零点可参考下面电路.
Fig. 6.22a): Vsw会到高压Vin和Ground, 加入voltage divider和Vbias, 确保V'sw 永远>0V, 而且不会超压. 电阻和电容divider结合, 保证fast transients. 当V′sw<Vref, 比较器检测到ZCD. MT作为sample-and-hold可储存V′sw信息. 需要确保pn junction不会导通. 从功耗考虑, 电阻R1和R2的值不能太小, VDD = 5V, R1 = 350 kΩ, R2 = 50 kΩ. 假设Vsw速度为50V / ns. cut-off frequency为1GHz, 那么寄生电容不能超过Cp = 1/(2𝜋R1fo)= 0.45fF. 这不现实, 因为一个inverter的输入电容就达到10fF了, 因此加入capacitive divider. 而对于purely capacitive divider, 到地寄生电容的影响, 也会造成V'sw值的偏差.
设计𝜏1 = R1C1=𝜏2 = R2C2, R1 = 350 kΩ, R2 = 50 kΩ, C1 = 250 fF, and C=1.75 pF满足要求. Vbias不能太大通常< 1V, 避免DC biasing error.
Fig. 6.22b), M3和M4形成common-gate比较器可用低压器件, M2作为high-voltage cascode, block高压. M1提供gate bias. M1和M2的gate可接到VDD, 这样能提供better symmetry, headroom更好, 在更低VDD下也能工作. 当Vsw>PGND时, M4 off, Vout<0, ZCD=H. 当Vsw<PGND时, M4 on, Vout>0, ZCD=L.
Figure 6.22c)适合high-side管drain-source电压的过零检测. 当Vsw为低时, Vzcd=Vboot-VsgM2, 为高压, ZCD_flag=0. 当Vsw升高接近Vbat, Vzcd拉低, ZCD_flag=1. 最终Vsw=Vbat, VZCD corresponds to the forward voltage VF ∼ 0.7V of M1’s body diode. 对于下管, the circuit refers to the ground, and the drain of M1 connects to the switching node.
6.8 Under-Voltage Lockout
当检测到供电电压Vin降低到某值时, 需要产生reset信号, 否则模拟和数字电路功能不正常. under-voltage lockout (UVLO)电路确保供电电压足够高, 配合power-on reset (POR). 当Vin低于某值时, 系统称为brown-out, UVLO也被称为 brown-out reset (BOR).
典型UVLO电路如上图所示. Vin分压后和Vref进行比较. V′in > Vref, UVLO = 0, M1 off. lower 阈值 VLL.
Vin ≤ VLL, UVLO = 1, M1 开启, bypass R3. 增加 阈值 VUL.
因此迟滞hysteresis:
R1, R2, R3需要选择同一尺寸的单元电阻串联/并联形成, 提高匹配性.
6.9 Power-on Reset
当输入电压在power-on上升时, 数字逻辑电路需要被reset pulse重置初始, 可由power-on reset (POR) circuit 实现.
Fig 6.24(a)展示了POR和UVLO的transient. 当Vin跌落, UVLO响应时间较长, tUVLO达到ms级别. POR响应时间短, tPOR为百ns. 阈值VPOR比阈值VUVLO低. short glitches会导致reset, 而且在power on时, 数字电路先被POR, 然后再UVLO. RST=1信号需要保持1ms直到它清零.
POR电路没有Vref信号, 需要自己产生. 如图Fig 6.24(b)所示, R3和R4分压Vdd, 提供Q1,Q2的base电压Vb. Q2比Q1大n倍. 随着Vdd增加, I1和I2的上升速度不同, 如下图Fig6.8(c)所示, 当Vb<bandgap voltage ~ 1.2V, Ic1 < Ic2, 因此VPOR=0. 当Vb=1.2V, VPOR=1, 提供power-on reset pulse. 因此POR的阈值为
Example 6.11 设计n=6, R1 = 7.5 kΩ, POR阈值 VDD,POR = 2.4V, VDD = 3.3V, Iq不超出50uA.
R2可得:
Iq=50uA, R3 = R4 = 33 kΩ.
如果没有BJT, 可用纯CMOS做POR, 如图Fig. 6.24c)所示. 三个PMOS叠管, 均工作在亚阈值区, 这种结构省功耗, 适合energy harvesting front-ends.
PMOS的Ids电流, IDo取决于工艺, n = 1…4
M1的Vsg=0V
POR阈值 VDD,POR =Vsg2+Vsg3, why??? 当VDD>Vsg2+Vsg3时, Vpor才会翻高, 报告POR信号. M2和M3的size相同, 流过电流为Id1.
Vsg2可由Eqn. (6.67)推导出. Equation (6.69)展示 M3增加了POR的阈值. 没有M3, 阈值会过低. ID1可由Eqn. (6.68)得到, 因此POR阈值
Example 6.12: W1/L1 = 3000, W2/L2= W3/L3= 10. 工艺参数 n= 2 and IDo = 10^−12A
