Chapter 3 Semiconductor Devices
这一章介绍功率管和diode.下图为 独立器件 D2PAK (Double Decawatt Package, also classified as TO-263)封装和集成功率管.
3.1 Discrete Power Transistors
100V 器件的参数如下, 有silicon和GaN
3.1.1 The Silicon Power MOSFET
分离硅型功率管为double-diffused MOS transistor (DMOS). Vth=3V, Vgs可达15V, Vds耐压可到200V. Ron为正温度系数. 因此可以多个管子并联.
BJT为负温度系数, 会造成thermal runaway, 即温度越高, one finger Ron越小, 电流越大, 最终烧毁.
3.1.2 The Superjunction MOSFET
PN嵌套可作为superjunction 超节, 从而提高耐压 到900V.
3.1.3 The Insulated-Gate Bipolar Transistor (IGBT)
IGBT刨面图如下所示, 是在DMOS的drain下加入p-region. 形成PNP. 可视为MOS+diode. 只能传输单向电流. Vge为-8V to 15V.
IGBT的关断靠少子结合, 因此关断时间很慢, 达到ms, 具有尾电流效应. IGBT的开关频率为1-20KHz, 最近也能达到100KHz.
IGBT的耐压可达400V - 1700V.
3.1.4 The Gallium-Nitride Transistor
GaN长在硅p-sub上, 即GaN-on-Si, GaN和AlGaN.异质结形成二维电子气, 能产生高速, low ron层. GaN的Vth较小, 为2V. Vgs也被限制在5V.
GaN device的耐压为600V, 目前也有到1200V. GaN没有体二极管, 因此不会有diode recover charge loss. 但是source到drain还是表现出二极管, VF压降比MOS还高.
3.1.5 The Silicon-Carbide Transistor
碳化硅Silicon Carbide (SiC)器件耐压更高, 达到600V以上. 于单向器件IGBT不同, SiCk是双向器件.
3.2 Power Transistors in Integrated Circuits
芯片集成功率管+数字+模拟+monitor能替换整个系统. 集成功率管为lateral device
3.2.1 Drain-Extended Transistors
drain-extended MOS (DEMOS) 如下图所示, 通过轻掺杂的drain extension来提高Vds耐压. DEMOS是高压器件, 但不是power器件, 可以改变Length, 做模拟设计. 注意deep N burry 层次.
3.2.2 Lateral DMOS Transistors
double-diffused MOS transistor (DMOS) 为power器件. 下图展示了lateral DMOS transistor (LDMOS), 用在Bipolar-CMOS-DMOS (BCD) 工艺.
LDMOS Cross Section
High VDS. 可耐压100V. Low RDSon: Ron可达100mΩ. 需要极其小心 drain 和source body diode. 与 P-sub到Drain的body diode !
DMOS Transistor Layout
LDMOS由n个finger组成. W = n ⋅Wf
DMOS Transistor Sizing
Area-Specific on-Resistance Rsp=Rdson × Area . Area=Pitch × W
3.2.3 Silicon-on-Insulator Technologies (SOI)
SOI 技术采样氧化层buried oxide (BOX)隔离, 避免了PN串通. 注意寄生电容产生loss.
3.2.4 Monolithic GaN Integration
集成GaN可以减小gate loop寄生,. 但是GaN的p-type器件性能远远弱于n-type. 另外GaN集成器件的mismatch更大.
3.3 Parasitic Effects
3.3.1 Parasitic Bipolar Junction Transistor
对于半桥功率管, 当下管关闭时, 通过电感的续流电流流过下管体二极管, 让Vsw= -0.7V. 这样会形成寄生NPN, 即Vsw-Psub-外围Nwell. 电子作为少子注入到psub, 外围Nwell被拉跨. 解决办法是加入guard ring, 如Fig 3.10(b)所示.
双重 guard ring的隔离吸收效果如下图所示, 可以大大减小敏感电路n-well的Ic抽载. 实际芯片中甚至由三重guard ring.
在电感电流最小值为负时, 关断下管, Vsw会达到Vbat+0.7V, 形成寄生PNP, 空穴注入sub. 靠deep nwell进行隔离寄生pnp.
Latch-Up
