基于FPGA的4ASK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

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1.算法仿真效果

        vivado2019.2仿真结果如下:

 

设置SNR=20db

bd286a6d780cbb1146231cc1be49c0d4_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.jpg

设置SNR=15db

292e65a6b982e144eee1243e41093a02_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.jpg

设置SNR=10db

 

5aa147ee3047ae466a906d9815761602_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.jpg

 

2.算法涉及理论知识概要

       在现代通信系统中,数字调制技术被广泛应用于无线通信、卫星通信以及有线通信等领域。其中,振幅键控(Amplitude Shift Keying, ASK)是一种简单的数字调制方式,通过改变载波信号的幅度来表示不同的数据位。四进制振幅键控(4-ASK)是ASK的一种扩展形式,它使用四个不同的幅度等级来传输两个比特的信息。

a2206530ac683bc322bcd912a745cd11_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.png  

假设输入数据序列为d(n),每两个比特组成一个符号。定义映射关系如下:

feb6afeef801972f8158870b97d7ef80_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.png

 

       解调的目标是从接收到的信号中恢复原始数据序列。通常采用相干解调方法,即接收端也需要产生一个与发送端相同频率和相位的本地载波信号sr​(t)=cos(2πfc​t+ϕ)。

ea0c87901ce5186441214947c4528d16_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.png

 

       基于FPGA的4ASK调制解调系统结合了数字信号处理的灵活性与硬件实现的高效性,适用于多种通信场景。通过对调制解调原理的深入理解及FPGA平台的有效利用,可以构建出高性能且具有较强适应性的通信系统。

 

3.Verilog核心程序 `//调制

ASK4_mod ASK4_mod_u(

.i_clk     (i_clk),

.i_rst     (i_rst),

.i_bits    (i_bits),

.o_4ask    (o_4ask)

);

    

awgns awgns_u(

    .i_clk(i_clk),

    .i_rst(i_rst),

    .i_SNR(i_SNR), //这个地方可以设置信噪比,数值大小从-10~50,

    .i_din(o_4ask),

    .o_noise(),

    .o_dout(o_4ask_Rn)

    );

解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调

ASK4_demod ASK4_demod_u(

.i_clk      (i_clk),

.i_rst      (i_rst),

.i_4ask     (o_4ask_Rn),

.o_de_4ask  (o_de_4ask),

.o_de_4askf (o_de_4askf),

.o_bits     (o_bits)

);

    

//error calculate

Error_Chech Error_Chech_u(

    .i_clk(i_clk),

    .i_rst(i_rst),

    .i_trans(i_bits),

    .i_rec(o_bits),

    .o_error_num(o_error_num),

    .o_total_num(o_total_num)

    );

     

     

 

endmodule`