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parameter hz_num=19'd500_000; //分频系数 50M/100=500K //parameter hz_num=19'd5; //仿真时使用 （仿真的时候，分频系数要小一些，否则看不到分频效果，下载到板子上时，此参数改为500K）
reg clk_hz; reg [18:0] hz_cnt;
//产生100hz的模块 always @(posedge clk_in or negedge rst) begin if(!rst) begin hz_cnt<=19'd0; clk_hz<=1'b0; end else if(hz_cnt==hz_num/2-1) begin hz_cnt<=19'd0; clk_hz<=~clk_hz; end else hz_cnt<=hz_cnt+1; end
assign clk_out=clk_hz;
endmodule
仿真截图为：（仿真时记得把分频系数改小）
可见，分频成功！
显示模块：
本次所采用的是数码管显示，6位独立数码管，每个数码管都静态显示（FPGA用了6\*8=48个管脚来驱动这些数码管，所以用不上数码管动态显示的知识，这种做法会降低代码编写的难度，但是会增大FPGA的IO口资源消耗！）
代码为：
module segshow( input clk, input rst, input [3:0] data, output reg [6:0] seg_led );
always @(posedge clk or negedge rst) begin if(!rst) seg_led<=7'b1000000; else begin case(data) 4'd0 : seg_led <= 7'b1000000; //显示数字 0 4'd1 : seg_led <= 7'b1111001; //显示数字 1 4'd2 : seg_led <= 7'b0100100; //显示数字 2 4'd3 : seg_led <= 7'b0110000; //显示数字 3 4'd4 : seg_led <= 7'b0011001; //显示数字 4 4'd5 : seg_led <= 7'b0010010; //显示数字 5 4'd6 : seg_led <= 7'b0000010; //显示数字 6 4'd7 : seg_led <= 7'b1111000; //显示数字 7 4'd8 : seg_led <= 7'b0000000; //显示数字 8 4'd9 : seg_led <= 7'b0010000; //显示数字 9 default : seg_led <= 7'b1000000; endcase end end
endmodule
仿真截图：
可见，数码管的输出会随着输入数据的变化而正确变化。故仿真正确。
然后就是主体的控制逻辑了：
根据输入的按键信号，进行相应的操作
仿真：
可以看到，SW1为0的时候，秒表确实已经停止计时了。待SW1为1，又继续计时。
故，功能正常！
总体电路如下：
总体的仿真截图如下：
## 3.课题意义
基于FPGA（Field-Programmable Gate Array，现场可编程门阵列）的电子秒表课题具有以下几个重要的意义：
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