1.算法运行效果图预览
将FPGA的数据导入到matlab进行显示
2.算法运行软件版本
Vivado2019.2
matlab2022a
3.算法理论概述
基于FPGA的RGB图像转Ycbcr转换的实现，主要是通过数字电路的设计，利用硬件并行处理的能力，快速完成图像数据的转换。
RGB和YcbCr都是色彩空间的一种表示方式。RGB是依据人眼识别的颜色定义的一种颜色标准，R（红）、G（绿）、B（蓝）三种颜色可以混合出所有颜色。而YCbCr是一种色彩空间，主要用于数字图像和视频处理，Y表示亮度分量，Cb和Cr表示色度分量。
RGB转YCbCr的转换公式如下：
Y = 0.299R + 0.587G + 0.114B
Cb = -0.169R - 0.331G + 0.5B + 128
Cr = 0.5R - 0.419G - 0.081B + 128
以上公式是基于以下定义：
Y是亮度分量，表示图像的明亮程度。
Cb是蓝色色度分量，表示蓝色和洋红色的强度。
Cr是红色色度分量，表示红色和青色的强度。
在FPGA上实现RGB到YCbCr的转换，可以通过硬件描述语言（如VHDL或Verilog）编写一个数字电路模块。这个模块接收RGB图像数据作为输入，然后根据上述公式计算出对应的YCbCr值，并输出。
具体的实现过程可能包括以下几个步骤：
定义一个适当的数据路径和寄存器来存储RGB图像数据和计算过程中的中间值。
设计适当的组合逻辑或时序逻辑来实现上述公式的计算。这可能包括一些基本的数学运算，如加法和乘法。
设计控制逻辑来控制整个转换过程，包括数据的输入和输出。
在FPGA上实现这个模块，并进行适当的测试以确保其正常工作。
这种转换在视频编解码器中非常常见，因为YCbCr格式对人类的视觉系统更有利，能够更好地压缩图像数据。对于需要实时处理大量图像数据的应用，如视频流处理，利用FPGA的并行处理能力可以大大提高处理速度。
4.部分核心程序 ``timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 2023/08/01
// Design Name:
// Module Name: RGB2gray
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module test_image;
reg i_clk;
reg i_rst;
reg [7:0] Rbuff [0:100000];
reg [7:0] Gbuff [0:100000];
reg [7:0] Bbuff [0:100000];
reg [7:0] i_Ir,i_Ig,i_Ib;
wire [7:0] o_Y,o_Cr,o_Cb;
integer fids1,dat1,fids2,dat2,fids3,dat3,jj=0;
。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
initial
begin
fids3 = $fopen("D:\FPGA_Proj\FPGAtest\code\b.bmp","rb");
dat3 = $fread(Bbuff,fids3);
$fclose(fids3);
end
initial
begin
i_clk=1;
i_rst=1;
#1200;
i_rst=0;
end
always #5 i_clk=~i_clk;
always@(posedge i_clk)
begin
i_Ir<=Rbuff[jj];
i_Ig<=Gbuff[jj];
i_Ib<=Bbuff[jj];
jj<=jj+1;
end
main_gray main_gray_u(
.i_clk (i_clk),
.i_rst (i_rst),
.i_image_R (i_Ir),
.i_image_G (i_Ig),
.i_image_B (i_Ib),
.o_Y (o_Y),// Y
.o_Cr (o_Cr),// Y
.o_Cb (o_Cb)// Y
);
。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
integer fout3;
initial begin
fout3 = $fopen("Cb.txt","w");
end
always @ (posedge i_clk)
begin
if(jj<=66616)
$fwrite(fout3,"%d\n",o_Cb);
else
$fwrite(fout3,"%d\n",0);
end
endmodule`
