HDL：Hardware Discription Language
是一种高级语言；
关于Verilog的两个重要标准：
- VerilogIEEE1364-1995;
- VerilogIEEE1364-2001;
Verilog和VHDL的区别：
Verilog可以描述开关，VHDL不行；但是VHDL由于其严谨性在系统级设计更有优势
IP核：
软核：一般是指经过功能验证、5000门以上的可综合Verilog HDL或VHDL模型
固核：在ASIC（Appliciation Specific Integraded Circuit）和FPGA器件上，经过综合验证、大于5000门以上的电路网表文件
硬核：在ASIC器件上，经过验证正确的、大于5000门以上的电路结构版图掩膜
