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1.CTS之前和之后timing的设置有什么区别？
2.drc和lvs分别是检查什么？
3.综合出来的网表timing很差，可能是什么原因导致的？
4.如果我们用hspice做后仿，用的sp和用来做lvs的sp有什么区别？
个人理解：hspice后仿需要提取寄生参数，做lvs的sp从后端.V通过v2lvs命令得到，只包含标准单元的晶体管级描述即可。
5.发现一条路径上某个cell的延时比较大，可能是什么原因导致的？怎么解决？
6.时钟树综合的目标是什么？为什么要减小clock skew和clock latency？
7.既然正的clock skew对setup有利，那在高频设计中，是不是clock skew越大越好？为什么？
8.用过哪些编程语言，都是用来做什么？
文章同步发表于个人微信公众号：IC小白
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