计算机组成原理（四）

本文已参与「新人创作礼」活动，一起开启掘金创作之路。

总线的概念

第四章 存储器

概述

存储器分类

存储器与寄存器的区别:

• 寄存器的速度比主存储器的速度要快很多，由于寄存器的容量有限，所以将不需要操作的数据存放在主存储器中，主存储器中的数据必须放入寄存器材能够进行操作。
• 简单地说：寄存器是操作数据的地方，存储器是存放数据的地方。
• 寄存器一般是指由基本的RS触发器结构衍生出来的D触发，就是一些与非门构成的结构，一般整合在CPU内，其读写速度跟CPU的运行速度基本匹配，但因为性能优越，所以造价昂贵，一般好的CPU也就只有几MB的2级缓存，1级缓存更小。
• 存储器在CPU外，一般指硬盘，U盘等可以在切断电源后保存资料的设备，容量一般比较大，缺点是读写速度都很慢，普通的机械硬盘读写速度一般是50MB/S左右。内存和寄存器就是为了解决存储器读写速度慢而产生的多级存储机制。

1、按存储介质分类 （1）半导体存储器： TTLTTL（晶体管-晶体管逻辑电路)、MOS(金属氧化物半导体(场效应管)) （2）磁表面存储器：磁头、磁载体 （3）磁芯存储器：硬磁材料、环状元件 （4）光盘存储器：激光、激光材料 2、按存取方式分类 按存取方式可分为：随机存储器、只读存储器、顺序存储器和直接存取存储器。 （1）随机存储器（RAM） RAM是一种可读/写存储器，其特点是存储器的任何一个存储单元的内容都可以随机存取，而且存取时间与存储单元的物理位置无关。计算机主存都采用这种随机存储器。 （2）只读存储器（ROM） 只读存储器只能对其存储的内容读出，而不能对其重新写入的存储器。 （3）串行访问存储器 顺序存取存储器： 磁带 直接存取存储器： 磁盘 2、按在计算机中的作用分类

存储器层次结构

存储系统层次结构主要体现在缓存-主存和主存-辅存这两个存储层次上。缓存-主存层次主要解决CPU和主存速度不匹配的问题。由于缓存的速度比主存高，只要将CPU近期要用的信息存取缓存，CPU便可以直接从缓存获取信息。主存-辅存层次主要解决存储系统的容量问题。

主存储器

半导体随机存取存储器（RAM）

1. 静态RAM（static RAM，SRAM）   SRAM静态存储单元的每个存储位需要四到六个晶体管组成.比较典型的是六管存储单元,即一个存储单元存储一位信息"0"或"1".静态存储单元保存的信息比较稳定,信息为非破坏性读出,故不需要重写或者刷新操作;另一方面,其结构简单,可靠性高,速度较快,但其占用元件较多,占硅片面积大,且功耗大,所以集成度不高.

2. 动态RAM（Dynamic RAM，DRAM）   常见的DRAM存储单元有三管式和单管式两种,它们的共特点是靠电容存储电荷的原理来寄存信息.若电容上存有足够的电荷表示“”,电容上无电荷表示"0".电容上的电荷一般只能维持1-2ms,因此即使电源不掉电,电容上的电荷会自动消失.因此,为保证信息的不丢失,必须在2ms之内就要对存储单元进行一次恢复操作,这个过程称为再生或者刷新.与SRAM相比,DRAM具有集成度更高,功耗低等特点,目前被各类计算机广泛使用.

只读存储器（ROM）

  前面介绍的DRAM和SRAM均为可任意读／写的随机存储器,当掉电时,所存储的内容消失,所以是易失性存储器.只读存储器,即使停电,存储内容也不丢失.根据半导体制造工艺不同,分为ROM,PROM,EPROM,EEROM和Flash Memory

1. 只读存储器(ROM)

掩模式ROM由芯片制造商在制造时写入内容,以后只能读而不能再写入.其基本存储原理是以元件的“有／无”来表示该存储单元的信息(“1”或“0”),可以用二极管或晶体管作为元件,显而易见,其存储内容是不会改变的.

2. 可编程序的只读存储器(PROM)

PROM可由用户根据自己的需要来确定ROM中的内容,常见的熔丝式PROM是以熔丝的通和断开来表示所存的信息为“1”或“0”.刚出厂的产品,其熔丝是全部接通的.根据需要断开某些单元的熔丝(写入).显而易见,断开后的熔丝是不能再接通了,因而一次性写入的存储器.掉电后不会影响其所存储的内容.

3. 可擦可编程序的只读存储器(EPROM)

为了能修改ROM中的内容,出现了EPROM.利用浮动栅MOS电路保存信息,信息改写用紫外线照射即可擦除.

4. 可电擦可编程序只读存储器(EEPROM)

EEPROM的编程序原理与EPROM相同,擦除原理完全不同,重复改写次数有限制(因氧化层被磨损),一般10万次.

其读写操作可按每个位或每个字节进行,类似SRAM,但每字节的写入周期要几毫秒,比SRAM长得多.E2PROM每个存储单元采则2个晶体管.其栅极氧化层比EPROM薄,因此具有电擦除功能.

5. 快除读写存储器(Flash Memory) F1ash Memory是在EPROM与E2PROM基础上发展起来的,其读写过程和E2PROM不同,F1ash Memory的读写操作一般是以块为单位.

主存储器和CPU的连接

  1个存储器的芯片的容量是有限的,它在字数或字长方面与实际存储器的要求都有很大差距,所以需要在字向和位向进行扩充才能满足需要.根据存储器所需的存储容量和所提供的芯片的实际容量,可以计算出总的芯片数.一个存储器的容量为M×N位,若使用L×K位存储器芯片,那么,这个存储器共需要M/L×N/K存储器芯片.

CPU与主存的访问大致是这样的：

1、CPU通过A0~A15这16位地址线将要读取的内存地址给主存芯片一说

2、主存芯片得到消息后，立马去对应的地址把数据取出来

3、再将数据通过数据线D0~D7告诉CPU

1. 位扩展   位扩展指的是用多个存储器器件对字长进行扩充.位扩展的连接方式是将多片存储器的地址,片选己,读写控制端R/W可相应并联,数据端分别引出.   痛点：数据位存在浪费情况，如图所示

所以我们多加几块芯片即可把其余的D补全，图如下

经过扩展，就可以有效增加数据位数，扩展示意图如下：

2. 字扩展 字扩展指的是增加存储器中字的数量。 静态存储器进行字扩展时,将各芯片的地址线,数据线,读写控制线相应并联,而由片选信号来区分各芯片的地址范围。

痛点：地址字存在浪费情况

解决方法：利用A13~A15这三个端提供CS片选信号，选择不同的芯片为CPU供数据。

改进图：

但当A13、A14同时为0或者同时为1时，会出现数据冲突的情况，俩芯片都给了数据，CPU：我tm咋知道这数据是谁的（小孩子才做选择），所以我们应采取措施避免这种情况，方法是：采用2-4译码器。

这样，我们可以用两个地址端实现四个芯片的控制功能，如果有三个地址端，那就可以控制8个芯片（利用3-8译码器）

2. 字位扩展 实际存储器往往需要字向和位向同时扩充。

高速缓冲存储器（Cache）

1. 问题的提出 避免 CPU “空等” 现象 CPU 和主存(DRAM)的速度差异

2. 程序访问的局部性

  从大量的统计中得到的一个规律是,程序中对于存储空间90%的访问局限于存储空间的10%的区域中,而另外10%的访问则分布在存储空间的其余90%的区域中.这就是通常说的局部性原理.访存的局部性规律包括两个方面:

​ 时间局部性:如果一个存储项被访问,则可能该项会很快被再次访问.

​ 空间局部性:如果一个存储项被访问,则该项及其邻近的项也可能很快被访问.

3. Cache的基本工作原理

  Cache通常由两部分组成,块表和快速存储器。其工作原理是:处理机按主存地址访问存储器,存储器地址的高段通过主存-Cache地址映象机构借助查表判定该地址的存储单元是否在Cache中,如果在,则Cache命中,按Cache地址访问Cache.否则,Cache不命中,则需要访问主存,并从主存中调入相应数据块到Cache中,若Cache中已写满,则要按某种算法将Cache中的某一块替换出去,并修改有关的地址映象关系.

  从这个工作原理我们可以看出,它已经涉及到了两个问题.首先是定位,然后是替换的问题. Cache的存在对程序员是透明的.其地址变换和数据块的替换算法均由硬件实现.通常Cache被集成到CPU内以提高访问速度.

4. Cache和主存之间的映射方式

因为处理机访问都是按主存地址访问的,而Cache的空间远小于主存,如何知道这一次的访问内容是不是在Cache中,在Cache中的哪一个位置呢? 这就需要地址映象,即把主存中的地址映射成Cache中的地址。让Cache中一个存储块(空间)与主存中若干块相对应，如此,访问一个主存地址时,就可以对应地知道在cache中哪一个地址了。地址映象的方法有三种:直接映象,全相联映象和组相联映象.

直接映象就是将主存地址映象到Cache中的一个指定地址。任何时候，主存中存储单元的数据只能调入到Cache中的一个位置，这是固定的，若这个位置已有数据,则产生冲突，原来的块将无条件地被替换出去.

全相联映象就是任何主存地址可映象到任何Cache地址的方式。在这种方式下,主存中存储单元的数据可调入到Cache中的任意位置。只有在Cache中的块全部装满后才会出现块冲突。

组相联映象指的是将存储空间的页面分成若干组，各组之间的直接映象，而组内各块之间则是全相联映象.

5. Cache中主存块的替换算法

  在直接映象方式下,不存在块替换的算法，因为每一块的位置映象是固定的，需要哪一块数据就可直接确定地将该块数据调入上层确定位置。而其他两种映象就存在替换策略的问题，就是要选择替换到哪一个Cache块，即替换算法。

   随机算法RAND   随机法是随机地确定被替换的块，比较简单，可采用一个随机数产生器产生一个随机的被替换的块，但它也没有根据访存的局部性原理故不能提高Cache的命中率。

   先进先出FIFO算法   （1）选择最早装入上层的页作为被替换的页   （2）实现方便,利用了主存历史的信息   （3）不能正确反映程序局部性原理,命中率不高,可能出现一种异常现象.

  近期最少使用法LRU   （1）选择近期最少访问的页作为被替换的页   （2）比较正确反映程序局部性,利用访存的历史信息,命中率较高   （3）实现较复杂

6. Cache写策略   对Cache的写操作,情况比读操作要复杂一些.由于写入Cache时,并没有写入主存,因此就出现Cache和主存数据不一致的情况.如何处理Cache和主存不一致的方法就称为更新策略.

（1）写回法

1）是指在CPU执行写操作时,信息只写入Cache中,仅当需要替换时,才将改写过的Cache块先送回主存(写回),然后再调块(设置dirty位)

2）有利于省去许多将中间结果写入主存的无谓开销.

3）需设修改位增加Cache的复杂性

（2）全写法(写直达法)

1）在写操作时,将数据同时写入Cache和主存

2）实现开销小,简单

3）为了写中间结果浪费了不少时间

虚拟存储器

1. 虚拟存储器的基本概念   虚拟存储器是主存的扩展,虚拟存储器的空间大小取决于计算机的访存能力而不是实际外存的大小,实际存储空间可以小于虚拟地址空间.从程序员的角度看,外存被看作逻辑存储空间,访问的地址是一个逻辑地址(虚地址),虚拟存储器使存储系统既具有相当于外存的容量又有接近于主存的访问速度.   虚拟存储器的访问也涉及到虚地址与实地址的映象,替换算法等,这与Cache中的类似,前面我们讲的地址映象以块为单位,而在虚拟存储器中,地址映象以页为单位.设计虚拟存储系统需考虑的指标是主存空间利用率和主存的命中率.   虚拟存储器与Cache存储器的管理方法有许多相同之处,它们都需要地址映象表和地址变换机构.但是二者也是不同的.

在程序运行时，则分配给每个程序一定的运行空间，由地址转换部件(硬件或软件)将编程时的地址转换成实际内存的物理地址。如果分配的内存不够，则只调入当前正在运行的或将要运行的程序块（或数据块），其余部分暂时驻留在辅存中。一个大作业在执行时，其一部分地址空间在主存，另一部分在辅存，当所访问的信息不在主存时，则由操作系统而不是程序员来安排I/O指令，把信息从辅存调入主存。从效果上来看，好像为用户提供了一个存储容量比实际主存大得多的存储器，用户无需考虑所编程序在主存中是否放得下或放在什么位置等问题。称这种存储器为虚拟存储器.

虚拟存储器的三种不同管理方式:按存储映象算法,分为段式,页式和段页式等,这些管理方式的基本原理是类似的.

2. 页式虚拟存储器 页式管理:是把虚拟存储空间和实际空间等分成固定大小的页,各虚拟页可装入主存中的不同实际页面位置.页式存储中,处理机逻辑地址由虚页号和页内地址两部分组成,实际地址也分为页号和页内地址两部分,由地址映象机构将虚页号转换成主存的实际页号.

页式管理用一个页表,包括页号,每页在主存中起始位置,装入位等.页表是虚拟页号与物理页号的映射表.页式管理由操作系统进行,对应用程序员的透明的。

3. 段式虚拟存储器 段式管理: 把主存按段分配的存储管理方式.它是一种模块化的存储管理方式,每个用户程序模块可分到一个段,该程序模块只能访问分配给该模块的段所对应的主存空间.段长可以任意设定,并可放大和缩小.

系统中通过一个段表指明各段在主存中的位置.段表中包括段名(段号),段起点,装入位和段长等.段表本身也是一个段.段一般是按程序模块分的.

4. 段页式虚拟存储器 段页式管理:是上述两种方法的结合,它将存储空间按逻辑模块分成段,每段又分成若干个页,访存通过一个段表和若干个页表进行.段的长度必须是页长的整数倍,段的起点必须是某一页的起点.

5. TLB(快表)   在虚拟存储器中进行地址变换时,需要虚页号变换成主存中实页号的内部地址变换,这一般通过查内页表实现.当表中该页对应的装入位为真时,表示该页在主存中,可按主存地址问主存;如果装入位为假时,表示该页不在存储器中,就产生页失效中断,需从外存调入页.

  中断处理时先通过外部地址变换,一般通过查外页表,将虚地址变换为外存中的实际地址,到外存中去选页,然后通过I/0通道调入内存.当外存页面调入主存中时还存在一个页面替换略的问题.

  提高页表的访问速度是提高地址变换速度的关键.因为,每次访存都要读页表,如果页存放在主存中,就意味着访存时间至少是两次访问主存的时间,这样查表的代价大大.只有内部地址变换速度提高到使访问主存的速度接近于不采用虚拟存储器时的访主存速度时,虚拟存储器才能实用.

  根据访存的局部性,表内各项的使用的概率不是均匀分布的.在一段时间内,可能只用表中的很少几项,因此应重点提高使用概率高的这部分页表的访问速度,可用快速硬件构成全表小得多的部分表格,而将整个表格放在主存中,这就引出了快表和慢表的概念和技术.这样,虚地址到实地址的变换方法如后图所示.

​ 快表， 又称联想寄存器（TLB， translation lookaside buffer ） ， 是一种访问速度比内存快很多的高速缓存（TLB不是内存！ ） ， 用来存放最近访问的页表项的副本， 可以加速地址变换的速度。与此对应， 内存中的页表常称为慢表

​ 慢表（Page）：页表、段表存放在主存中，收到虚拟地址后要先访问主存，査询页表、段表，进行虚实地址转换

  查表时,根据虚页表同时查找快表和慢表,当在快表中查到该虚页号时,就能很快找到对应的实页号,将其送入主存实地址寄存器,同时使慢表的查找作废,这时主存的访问速度没降低多少.

  如果在快表中查不到,则经过一个访主存的时间延迟后,将从慢表中查到的实页送入实地址寄存器,同时将此虚页号和对应的实页号送入快表,这里也涉及到用一个替换算法从快表中替换出一行.

快表的存在对所有的程序员都是透明的.

这样应该够了吧？多点人吧！可怜可怜我！ 我有个问题？是不是这里面就没有后端的人。