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make
make是一个命令工具，是一个解释makefile中指令的命令工具，一般来说，大多数的IDE都有这个命令，比如：Delphi的make，Visual C++的nmake，Linux下GNU的make。make命令执行时，需要一个 Makefile 文件，用来告诉make命令需要怎么样的去编译和链接程序。
在默认的方式下，也就是只输入make命令，make工作过程如下：
（1）make会在当前目录下找名字叫“Makefile”或“makefile”的文件。
（2）如果找到，它会找文件中的第一个目标文件（target），并把这个文件作为最终的目标文件。
（3）如果第一个目标文件文件不存在，或是第一个目标文件所依赖的后面的.o文件的文件修改时间要比第一个目标文件新，那么，就会执行后面所定义的命令来生成这个文件。
（4）如果第一个目标文件所依赖的.o文件也不存在，那么make会在当前文件中找目标为.o文件的依赖性，如果找到则再根据那一个规则生成.o文件。
（5）当然，C文件和H文件是存在的，于是make会生成 .o 文件，然后再用 .o 文件声明make的终极任务，也就是执行第一个目标文件了。
这就是整个make的依赖性，make会一层又一层地去找文件的依赖关系，直到最终编译出第一个目标文件。在找寻的过程中，如果出现错误，比如最后被依赖的文件找不到，那么make就会直接退出，并报错，而对于所定义的命令的错误，或是编译不成功，make根本不理。make只管文件的依赖性，即如果在找了依赖关系之后，冒号后面的文件还是不在，那么就不工作了。
* “.config”文件***
.config文件是linux内核配置文件，用户通过 make config 配置后，产生了 .config。当编译生成内核时，顶层的Makefile会读取.config文件的内容，根据这个配置文件来编译所定制的内核。
Makefile
Makefile关系到了整个工程的编译规则。一个工程中的源文件不计数，其按类型、功能、模块分别放在若干个目录中，makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，甚至于进行更复杂的功能操作，因为makefile就像一个Shell脚本一样，其中也可以执行操作系统的命令。
makefile带来的好处就是自动化编译，一旦写好，只需要一个make命令，整个工程完全自动编译，极大的提高了软件开发的效率。
Makefile 的作用是根据配置的情况，构造出需要编译的源文件列表，然后分别编译，并把目标代码链接到一起，最终形成 Linux 内核二进制文件。
由于 Linux 内核源代码是按照树形结构组织的，所以 Makefile 也被分布在目录树中。Linux 内核中的 Makefile 以及与 Makefile 直接相关的文件有：
顶层 Makefile 读入 .config 中的配置选择。顶层 Makefile 有两个主要的任务：产生 vmlinux 文件和内核模块（module）。为了达到此目的，顶层 Makefile 递归的进入到内核的各个子目录中，分别调用位于这些子目录中的 Makefile。至于到底进入哪些子目录，取决于内核的配置。在顶层 Makefile 中，有一句：include arch/$(ARCH)/Makefile，包含了特定 CPU 体系结构下的 Makefile，这个 Makefile 中包含了平台相关的信息。
位于各个子目录下的 Makefile 同样也根据 .config 给出的配置信息，构造出当前配置下需要的源文件列表，并在文件的最后有 include $(TOPDIR)/Rules.make。Rules.make 文件起着非常重要的作用，它定义了所有 Makefile 共用的编译规则。比如，如果需要将本目录下所有的 c 程序编译成汇编代码，需要在 Makefile 中有以下的编译规则：
1) Makefile的规则
Makefile的规则
| target... : prerequisites ... command ... ... |
|---|
target也就是一个目标文件，可以是Object File，也可以是执行文件，还可以是一个标签（Label）。
prerequisites就是，要生成那个target所需要的文件或是目标。
command也就是make需要执行的命令。（任意的Shell命令）
这是一个文件的依赖关系，也就是说，target这一个或多个的目标文件依赖于prerequisites中的文件，其生成规则定义在command中。说白一点就是说，prerequisites中如果有一个以上的文件比target文件要新的话，command所定义的命令就会被执行。这就是Makefile的规则。也就是Makefile中最核心的内容。
