《Verilog数字系统设计教程》学习Day1

关于学习夏宇闻老师的《Verilog数字系统设计教程》的一些笔记以及心得

第一章的一些概念

• 数字信号处理系统：通常是由高速专用数字逻辑系统或专用数字信号处理器所构成，通常包括高速数据通道接口和高速算法电路
• Verilog HDL:是一种硬件描述语言，用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。

• Veilog HDL 与VHDL 相比的有点主要是Verilog在门级描述的底层，也就是在晶体管开关的描述方面比VHDL有更强的功能。
• 软核（Soft Core）:把功能经过验证，可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称为“软核”
• 固核（firm core）:把在某一种现场可编程门阵列（FPGA）器件上实现的、经检验证明是正确的、总门数在5000门以上电路结构编码文件称为“固核”
• 硬核（hard core）: 把在某一种专用集成电路工艺的（ASIC）器件上实现的、经经验证明是正确的、总门数在5000门以上的电路结构版图掩膜称为“硬核”

• 对于Verilog HDL设计流程采用**自顶向下（Top_Down）**设计的基本概念，即从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的基本元件来实现为止。 自顶向下的设计过程中在每一层次划分时都要对某些目标优化，Top_Down设计过程是理想的设计过程，它的缺点是得到的最小单元不标准，制造成本可能很高，自底向上的设计过程全采用标准基本单元，通常比较经济，但有时可能不能满足一些特定的指标要求。