FPGA IIC 时序

技术洞察TIC
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1 IIC 读写时序

  • SCL低电平中心位置，进行SDA变化 image.png image.png image.png

2 IIC驱动时钟设计

  • dri_clk 4分频主要是为了保证SCL低电平中心位置，进行SDA变化，所以SCL低电平一般维持两个 dri_clk周期
  • 核心在于操控SCl变化，及采样点 image.png image.png image.png image.png

3 状态机设计

  • dri_clk 4分频主要是为了保证SCL低电平中心位置，进行SDA变化，所以SCL低电平一般维持两个 dri_clk周期
  • 核心在于操控SCl变化，及采样点 image.png image.png image.png image.png image.png
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