17、电流转向数模转换器

1 数模转换器基础知识

真实世界的模拟信号，例如温度、压力、声音或图像，通常会被转换为可以在现代数字系统中轻松处理的数字表示。在许多系统中，必须将此数字信息转换回模拟形式才能执行某些实际功能。执行此步骤的电路是数模转换器 (DAC)，它们的输出用于驱动各种设备。扬声器、视频显示器、电机、机械伺服、射频 (RF) 发射器和温度控制只是几个不同的例子。DAC 通常集成到数字系统中，其中真实世界的信号由模数转换器 (ADC) 数字化、处理，然后由 DAC 转换回模拟形式。在这些系统中，

DAC 响应二进制数字输入代码产生量化（离散步长）模拟输出。示例 3 位 DAC 的传递函数如图 1 所示。数字输入可以是 TTL、ECL、CMOS 或 LVDS，而模拟输出可以是电压或电流。为了产生输出，参考量（电压或电流）被分成二进制和/或线性部分。然后数字输入驱动开关组合适当数量的这些分数以产生输出。分数的数量和大小反映了可能的数字输入代码的数量，这是转换器分辨率或输入代码中位数 (N) 的函数。对于 N 位，有 2 N可能的代码。DAC 输出的模拟输出是数字分数，表示为数字输入代码除以 2 N倍模拟参考值的比率。

图 1，3 位 DAC 传递函数。

其中
Ao 是模拟输出
Di 是数字输入代码
N 是数字输入位数（分辨率）
Ref 是参考值（满量程）\

模拟信号是具有无限分辨率和可能无限带宽的连续时域信号。但是，DAC 的输出是由以均匀但有限的时间间隔（采样）生成的离散值（量化）构成的信号。换句话说，DAC 输出试图用具有有限分辨率和带宽的模拟信号来表示。量化和采样对 DAC 性能施加了基本但可预测的限制。量化决定了转换器的最大动态范围，并导致输出中出现量化误差或噪声。采样根据奈奎斯特准则确定 DAC 输出信号的最大带宽。奈奎斯特理论指出，信号频率（即，DAC 输出）必须小于或等于采样频率的二分之一，以防止采样镜像出现在 DAC 输出的频带中。在理想的 DAC 中，模拟输出恰好是一个最低有效位 (LSB )，其中一个LSB是满量程模拟输出幅度除以 2 N，N 是 DAC 分辨率，以位数表示。此外，DAC 操作还受到非理想效应的影响，超出了量化和采样所规定的那些效应。这些误差的特点是许多交流和直流性能规范决定了转换器的静态和动态性能。

许多因素会影响静态或直流性能。增益误差是转换器传递函数斜率与理想传递函数斜率的偏差（见图 1）。失调误差是增益误差为零时 DAC 输出与理想传递函数的偏差。因此，所有输入代码的偏移误差都是恒定的。微分非线性 (DNL) 是每个输入代码的实际步长与理想 1- LSB的偏差步。DNL 错误会导致超出量化效果的附加噪声和杂散。积分非线性 (INL) 是实际输出电压与理想输出电压在传递函数端点之间绘制的直线上的偏差。INL 是在去除偏移和增益误差后计算的。INL 误差还会导致输出中的附加谐波和杂散。如果 DAC 的输出随着数字输入代码的增加而增加或保持不变，则该 DAC 是单调的。相反，如果输出随着数字代码的增加而降低，则 DAC 是非单调的。

通常为 DAC 提供许多时域规范。稳定时间定义为模拟输出响应数字输入的阶跃变化而稳定到其指定误差限制内的值的时间。毛刺是当输入改变状态时注入转换器输出的电荷量。数字馈通的输出噪声可能是由泄漏到转换器输出的高频逻辑信号引起的。

频域或 AC 性能可以用许多参数来表征，例如无杂散动态范围 (SFDR)、总谐波失真 (THD) 和信噪比 (SNR)。另一个参数 THD + N 是谐波加噪声的均方根总和与基波幅度之比。

1.1 通用 D/A 架构

从概念上讲，最简单的 DAC 使用二进制加权架构，其中 N 个二进制加权元件（电流源、电阻器或电容器）组合在一起以提供模拟输出（N = DAC 分辨率）。数字解码电路被最小化，但最高有效位 ( MSB ) 和LSB加权元素之间的差异或比例因子随着分辨率的增加而增加，使得准确匹配变得困难。使用这种架构的高分辨率 D/As 难以制造，并且对失配错误很敏感。

1.2 分压器

分压器架构（如图 2 所示）由 2 N 个等值电阻器组成，与二进制加权方法相比简化了匹配。所有电阻的值都相等，因此必须对输入进行解码。输出由解码 2 N 个开关中的1 个以接入电阻串上的特定位置来确定。这种架构的优点是完全单调、电压输出和低毛刺（因为在每次代码转换期间只有两个开关工作）。如果所有电阻器的值相等，它也是线性的。相关的电流输出架构使用 2 N等电流源并联在电源电压和电流相加的输出节点之间。这种架构的主要缺点是更高分辨率所需的大量电阻器或电流源。对于超过约 8 位的分辨率，这在大小（和匹配）方面变得令人望而却步。然而，虽然对于更高分辨率不实用，但这些架构（称为“完全解码”）通常用作高分辨率“分段”DAC 的构建块。

图 2 分压器架构，等值电阻器。

1.3 分段DACS

转换器的全分辨率分布在两个或多个子 DAC 的分段架构可用于电流和电压输出 DAC。电阻串分压器电路中解码电阻两端的电压可以进一步细分以构建电压分段 DAC。这种细分可以通过第二个分压器电路或什至使用不同的架构来实现，如图 3 所示。 只要各个段是单调的，并且图 3 中两个缓冲放大器的偏移量，整个 DAC 的输出就会保持单调3 个小于 1 LSB. 单调性很容易实现，因为各个段的分辨率较低。分段具有减少实现给定分辨率所需的电阻器（或电流源）数量的额外好处，从而允许更小的芯片尺寸。因此，对高分辨率 DAC 进行分段是很常见的。整体线性度仍由单个元素的匹配决定。

图 3 单调性很容易实现，因为各个段的分辨率较低。

1.4 R-2R 梯形DACS

R-2R 或梯形架构简化了电阻匹配要求，因为只需要两个电阻值，比例为 2:1。R-2R 架构可用作电压或电流模式 DAC。大多数 R-2R 电流模式架构都基于图 4a 中所示的电路。外部参考施加到 Vref 引脚。R-2R 梯形图将输入电流分成二进制加权电流。根据数字输入，这些电流被引导到节点 1 或节点 2。电流输出节点通常连接到配置为电流电压转换器的运算放大器。出于匹配的原因，运算放大器反馈电阻通常包含在 DAC 芯片中。开关始终处于接地电位，它们的额定电压不会影响参考电压额定值。如果开关设计为在任一方向承载电流，则可变信号或交流信号可用作参考，从而产生乘法 DAC。Vref 的输入阻抗恒定且等于 R。 这种架构的缺点包括需要正负电源的运算放大器引入的反相，以及运算放大器的复杂稳定性，如 DAC 输出阻抗，见下图节点 1，随数字输入而变化。电流模式操作也会导致更高的毛刺，因为开关直接连接到输出。电压模式 R-2R DAC 在 Vref 和地之间切换电阻。参考电压施加到节点 1。梯形图上的每个梯级提供一个二进制标度值，输出作为梯形图末端的累积电压，如图 4b 所示。输出电压具有恒定阻抗，简化了放大器的稳定性。正参考电压将提供正输出，因此单电源操作是可能的。开关电容产生的毛刺被最小化。缺点是参考输入阻抗变化很大，因此必须使用低阻抗参考。此外，开关从接地到 Vref 工作，限制了参考的允许范围。

图 4 R-R2 架构：(a) 电流模式和 (b) 电压模式。

对于高分辨率 DAC，通常在分段架构中将 R-2R 梯形架构与完全解码的 DAC 相结合。例如，16 位 AD7546 是首批使用完全解码的 4 位电阻串与 12 位 R-2R 组合的 DAC 之一。65,536 个输出电平被分为 16 组，每组 4096 个步骤。4 位部分在设计上是单调的，因此 12 位 R-2R D/A 决定了整体的单调性。匹配和修整比完整的 16 位 DAC 容易得多。分段减少了电阻器的总数并简化了更高分辨率 DAC 的修整。

1.5 Delta-Sigma 架构

delta-sigma 架构（也称为过采样）可用于线性度优先于带宽的 DAC（例如，在音频 DAC 中）。该架构由数字内插滤波器、sigma-delta 调制器和 1 位 DAC 组成，如图 5 所示。内插滤波器以低速率接受输入数据流并插入零以增加特定时间内的总字数周期，从而提高 D/A 的采样率。滤波器通过内插为插入的词赋值，从而使输出频谱中的噪声集中在高频处。这具有将噪声推出带外的效果，从而降低带内噪声并提高分辨率。调制器充当信号的低通滤波器，将其转换为高速位流，然后馈入 1 位 DAC。根据位流中 1 或 0 的平均数量，DAC 输出将位于正负参考电压之间。1 位 DAC 可以实现非常高的线性度，理论上是完美的线性。转换器的主要部分采用数字电路，因此可以保持较小的芯片面积和功耗。

图 5 Delta-Sigma 架构，输出带宽。采样率。

1.6 制造过程

架构并不是影响 DAC 性能的唯一因素。DAC 由开关、电阻器、放大器和逻辑的组合组成。在双极工艺中构建单片 DAC 可以提供良好的设备匹配，从而产生良好的直流性能。但是，设备缩放很困难，因此需要 R-2R 架构来获得更高的分辨率。此外，这种方法通常会消耗更高的功率，并且不能轻松地与数字信号处理集成。CMOS 工艺非常适合制造高密度低功耗逻辑和开关，但不太适合放大器。需要低功耗和小封装的 DAC 通常首选 CMOS 工艺。对于以 CMOS 工艺实现的 DAC，缩放问题得到了简化，因此不需要 R-2R 网络及其缺点。而且，CMOS 允许集成数字信号处理，并且仍然为 12 位线性度提供良好的设备匹配。但是通常需要校准以获得更高的分辨率。

2 个 CMOS 中的电流模式 DACS

亚微米 CMOS 技术已成为高采样率开关电流数模转换器设计的首选工艺 [1-9]。亚微米栅极长度 MOS 晶体管的开关速度已允许数百MHz 的采样率并且在极端情况下超过每秒千兆样本。与许多 ADC 中使用的开关电容器电路需要混合信号工艺变体和高质量多晶硅或金属金属电容器不同，开关电流 DAC 可以使用标准 CMOS 工艺。这些设计已经将工艺代数从 0.8 微米降低到 0.18 微米甚至更高。这些设计的某些共同特征已成为必然。因此，重要的是要注意许多最好的电路技术都受知识产权保护，在开发商业产品时应特别小心。数据转换器领域是专利的雷区。

几乎普遍地，具有 8 到 16 位分辨率的 DAC 被分成两个或多个部分。的MSB段几乎总是从单元加权的元件制成，并温度计编码。MSB段中的位数可以从少至 4 位到多至 8 位不等，其中 5 位和 6 位是更常见的选择。其余的位可能是二进制编码的，但通常会进一步分段为温度计编码的中间有效位 (ISB) 部分和LSB二进制编码部分。参考文献[10]中提出了使用温度计编码的一个显着例外。这里的竞争性能是使用单元元素实现的，但以二进制方式组合和切换。似乎 P 沟道金属氧化物半导体 (PMOS) 电流和开关的使用比 N 沟道金属氧化物半导体 (NMOS) 电流更频繁，尤其是当信号链中的下一个电路块与DAC。在 P 型晶圆上的标准双阱工艺中使用 PMOS 器件提供了隔离器件背栅并将它们偏置在电源或接地以外的某个电位的机会。在只有正电源的系统中，PMOS 还提供了将输出负载作为参考地的便利。较新的三阱工艺已经在深亚微米中可用，它提供了隔离 NMOS 器件的能力，但较差的 1/f 噪声性能，以及需要正电源参考输出负载，限制了采用 NMOS 电流的吸引力。图 6 中描绘的是典型 CMOS DAC [1,8] 的基本结构。此示例提供 14 位的整体分辨率。五个 MSB 由 31 个单位加权元素组成，并采用温度计编码。每个单元元件由一个级联 PMOS 电流源和一个 PMOS 差分电流开关对组成。DAC 的其余 9 位被进一步分割为 4 个温度计解码的中间位，其中 5 个 LSB 被二进制编码。因为只有五个 MSB 是温度计编码的，剩下 9 位，

图 6 典型 CMOS 电流模式 DAC 的基本结构。

2.1 功耗

CMOS 开关电流 DAC 中的电源或电源电流可分为三类。第一个来自数字逻辑和时钟部分，通常直接与采样频率和数据模式成比例。CMOS 的优势在于设计将受益于工艺和电源电压缩放的进步。举例说明，参考文献中 DAC 的数字逻辑部分。[1]在 5 V 时消耗 60 µA/ MSPS，据报道最大为 125 MSPS。参考文献中低功耗设计的稍微更优化的逻辑块 AQ2。[8]在 3.3 V 时消耗 56 µA/ MSPS，最高可达 200 MSPS。同时，CMOS 逻辑可以从 1.8 V 工作并且电流在 22 µA/ MSPS时下降到不到一半，而最大频率下降到 100 MSPS 的二分之一。这一过程和电源电压调整导致数字功耗降低了 86%。参考文献 [10] 中的 DAC 通过消除二进制到温度计的解码逻辑，转而直接使用二进制代码，更进一步。当 10 位性能水平足以满足目标应用程序时，可以使用这种低功耗二进制编码方法。

第二和第三类电源电流本质上是模拟的。满量程输出电流是模拟电源中电流的主要单一贡献者。许多设计常用的输出电流为 20 mA，因为它在 50 欧姆系统中提供 1 V信号摆幅。权衡信号幅度功率的一个明显地方是降低满量程电流。模拟电源电流的第三部分是开销，来自带隙基准和各种偏置电路。包含这些偏置电路会对 DAC (SFDR) 的杂散性能产生直接影响。例如，与模拟电源开销电流5毫安到20除了毫安满量程输出，参考文献 [1] 中的 DAC 在 PMOS 电流源中不包括共源共栅，在 Fout = 10 MHz 时达到 61 dBc。而参考文献中的类似 DAC。[31] 包括一个共源共栅，SFDR = 73 dBc，比参考文献中的 DAC提高了 12 dB。[1]。共源共栅偏置电路的添加使模拟电源开销电流增加了 7 mA，总共增加了 12 mA。节能设计的挑战是在使用最小电流的同时实现电路的这些性能增强部分。在参考文献的例子中。[8]，共源共栅的两个级别包括在2.5的总模拟电源电流毫安除了减少2mA满量程输出，同时在 10 MHz保持 SFDR = 78 dBc。在某些情况下，可以使该开销电流至少部分地与满量程输出成比例。诸如此类的设计通常使用混合电压工艺选项，以允许模拟部分由比数字解码逻辑更高的电源电压供电，并在输出上提供更大的电压摆幅。

2.2 静态错误与匹配

CMOS 工艺中的器件匹配已经过研究，并且从 Pelgrom 在参考文献中经常引用的工作开始就有了很好的记录。[11]。通过利用统计平均、布局技术和随机切换顺序，参考文献报告了高达 14 位的精度。[6]。PMOS 器件在以前的 0.6 µmCMOS 设计中构成主要电流源，例如 Ref. [1] 由 5V 电源供电，其大小经过调整，无需校准即可提供足够的 12 位线性度。良好的电流源匹配设计的一个重要方面是器件工作时的V gs - V T水平。这个门过驱动越大，V T随机变化的影响就越小有关于当前的来源。凭借 5 V电源提供的可用裕量，可以在 0.6 µm 工艺中使用大约 600 mV的慷慨V gs - V T来调整晶体管的尺寸。随着电源电压的缩小，例如在 0.35 µm 3.3 V设计 [32] 中，V gs - V T降低到大约 450 mV。对于参考文献中的 DAC。[8] 可以在 1.8 V 下工作，V gs - V T进一步降低到 250 mV。同样重要的是要指出V Ť 已缩放由260毫伏在这些实施例中从0.6微米工艺（打算V Ť = 935毫伏）到0.18微米工艺（V Ť = 675毫伏）。

表 1 列出了针对各种报告设计的归一化为 14 位级 LSB 的未修整的 DNL 和 INL。可以看出，用于MSB段的单位电流数量对产生的线性度有很强的影响。

对大量小型设备使用统计平均将提高匹配性能。有多种方法可以安排电流源和组成它们的各个设备。图 7 显示了一种可能的平面图，其中每个单元包括输出开关对、电流源，可能带有共源共栅，以及最终的重新定时锁存器和最终的解码逻辑门 [2]。这些单位单元以二维阵列或矩阵排列。每个单元格中额外器件所需的面积增加了电流源器件之间的距离。正如我们从表 1 中看到的那样，这会导致精度方面的劣势。参考文献 [2,12] 中的两个示例均使用 256 个单位元素来表示 8 个 MSB；然而，报告的线性度几乎有 10 倍的差异。

表 1 中其余示例或多或少使用的另一种可能的平面图如图 8 所示。这里的电路块按功能块排列。所有数据锁存器和二进制到温度计解码逻辑都放在一个块中。输出开关排列成单行，模拟电流从一侧进入，开关栅极驱动信号从另一侧进入。通过将所有电流源设备靠近在一起，可以实现最佳匹配。时钟和数据路由可以远离模拟输出和电流源偏置节点。

表 1 分段比较

参考	分割	工艺节点 (µm)	14位DNL	14 位 INL
[1]	5–4–3	0.6	+4.0 LSB	-3.6 LSB
[8]	5–4–5	0.18	-2.6 LSB	+3.0 LSB
[5]	6–8	0.18	-0.7 LSB	-1.2 LSB
[2]	8–2	0.35	-1.6 LSB	-3.6 LSB
[12]	8–6	0.5	+0.15 LSB	+0.3 LSB

图 7 行列平面图。

构成矩阵中单位电流源的各个设备可以分解并分布在矩阵周围，以抵消整个阵列中由过程引起的梯度。图 9a 和 9b 显示了两种可能的布局技术，以最大限度地减少电流源中的匹配误差。构成矩阵中每个单元的单个晶体管由共享公共源极和漏极扩散的两个栅极条带组成，从而最大限度地减少了总面积。通常包括但未在此处显示的是外围周围的虚拟设备行。这确保当多晶栅被图案化时局部环境是均匀的。在所示示例中，8×8 矩阵的 64 个元素组合成八个电流源。在图 9a 中，单位沿矩阵的对角线组合，如参考文献中（由 Reynolds 提出的）。[23]。

图8 按功能块排列的平面图。

图 9 (a) 沿对角线排列的单元设备和 (b) 围绕公共质心排列的单元设备。

在图 9b 中，单位围绕一个公共质心组合，其中所有八种组合与矩阵中心的平均距离相同。参考文献 [12] 中提出了对这个基本概念的一些细微变化。这是一种更复杂的互连方法，需要更多的金属层。许多组合都是锁定的，可以说在矩阵的边缘没有成员。

为了确保最佳微分线性度，应解决从MSB到剩余 LSB 总和的进位。对于低分辨率LSB段（4 到 5 位），矩阵中的单个晶体管可以以二进制方式组合以生成所需的电流值。对于更高分辨率的LSB段，实现此目的的一种流行方法是细分一个额外的MSB单元电流源，以提供 DAC 的其余低位。这确保来自所有 LSB 的总电流与 MSB 紧密匹配。可以使用分流晶体管阵列（子 DAC）代替MSB 中使用的单个共源共栅器件细胞。例如，一个 9 位子 DAC 分路器可以进一步分割成一个 4 位温度计编码的上段，并带有用于五个 LSB 的二进制加权元素。分流器栅极轨可由与MSB 共源共栅的控制回路分开的控制回路驱动，如图 10 [28] 所示，关闭电流源漏极上的回路。这样，即使有效共源共栅、MSB 的 MP1 和 LSB 的 MP2 具有潜在不同的V gs工作点，所有主要的MSB单元电流源工作点现在都匹配。

图 10 进一步拆分MSB单元以生成 LSB。

2.3 自校准

为了以更小的布局面积实现更高的精度或提高产量，通常使用修整或校准技术，如文献 [4,8,13,20,22] 中所述。实现自校准有两种基本方法，前景和背景。一个经过前景校准的转换器在校准时必须离线并且不能使用，因为在测量每个电流源时，它会从输出中移除。在背景校准中，附加电流源用于在校准时替换每个电流源。这允许在连续校准的同时使用 DAC。但是，从输出中移除和更换电流源的操作可能会导致额外的干扰。校准时钟可以与主 DAC 时钟同步或异步运行。

还有两种基本方法可以存储各个电流源的校正因子。一种技术，如参考文献中提出的。[13]，如图11所示。在该图中，校正电压存储在MOS晶体管MN1的栅极电容上。在校准模式下，MN1 是通过 S2 连接的二极管，栅极将稳定到一个值，使得 Im 和 MN1 中的电流之和等于 Iref。在正常操作中，S1 将电流切换到输出，而开关 S2 被打开以保持 C gs上的电压，即 MN1 的栅极。在打开开关 S2 的过程中，一个小的错误电荷可能会被倾倒到 C gs 上所以必须注意 S2 的实现方式。像这样的动态技术需要不断更新并适用于背景校准。还有一个最低时钟速率要求，如果在省电模式下关闭时钟，校准将丢失。

这种技术存在一定的系统误差源。调整装置 MN1 和主电流源 Im 中的装置的操作条件可能在校准和正常操作模式之间变化。在校准时，器件的V ds被设置为等于MN1的V gs（图 11a）。然而，在正常操作中（图 11b），V ds由连接到端子 OUT 的任何电路设置。这可能是共源共栅设备或 DAC 的输出开关。由于电流源设备的有限输出阻抗，导致工作模式的电流将不同于在校准配置中流动的电流。每个单元略有不同，所需的调整量，即MN1的栅极电压，会有所不同。校准和操作模式之间的电流变化将取决于调整水平。这将限制校准结果的准确性。为了最大限度地提高设计电流源的裕量，器件通常会偏置，使得V ds略大于V dsat的设备。在此配置中，校准时MN1 和 Im的V ds必须等于MN1的V gs。

图 11 动态存储校正。

参考文献中使用的数字校正值的静态存储。[4,8] 不需要刷新并且可以用于前景校准。在这种方法中，如图 12 所示，要校准的单元元件在虚线框内根据主参考电流进行测量，并且通过逐次逼近寄存器 (SAR) 逻辑将差值调整为尽可能接近零。一种

CAL DAC 在 MP1 的漏极与主电流源并联注入一个小的校正电流。开关，其重定向电流要么到输出节点或校准硬件，作为共源共栅器件，从而固定所述主电流源装置，MP1的漏极电压是相同的，所述的匹配内V GS的两个级联开关，在这两种情况下 [27]。这可以导致更准确的校准。用于校准的附加电路在正常操作期间不计时，并且不会消耗功率或将噪声注入主信号路径。校准算法在其第一个周期将来自 MP7 的主电流校准为与MSB相同当前段号 1，其校准 DAC 设置为中量程。这实际上消除了来自 NMOS 反射镜 (MN1-4) 或电压比较器的任何系统偏移。用于调整主 Iref（图 12 中未显示）的 CAL DAC 的微调范围是其他 CAL DAC 的两倍，以允许这些偏移。在第二个周期中，MSB电流编号 1 会根据现在调整的主电流进行调整。必须进行这种重新调整，因为正如刚刚指出的，主电流 CAL DAC 步长是所有其他 CAL DAC 的两倍，并且可能导致编号为 1的MSB和其他 MSB的值之间存在系统差异。在接下来的循环中，剩余的MSB电流依次调整到等于主电流。6 位校准 DAC 的配置如图 13 所示。MSB电流 MP1的权重等于 512 个 14 位 LSB。MP2 和分流器的组合产生等于 16 LSB 的电流。从表 1 的典型原始 DNL 值中，我们看到典型的 DNL 大约小于 3 LSB。提供 ±8LSB 或 ±1.5% 的调整范围足以覆盖最坏情况下的匹配误差。MP2 工作在线性区，并作为分裂阵列中器件的退化电阻。这些设备的权重如图所示，共计 63 个单位。

图 12 静态数字存储校正。

图 13 6 位分辨率校准 DAC。

每个单元大约等于 14 位主 DAC LSB的四分之一。为了保持分裂阵列的面积较小并确保 6 位级别的单调性，前两位是温度计编码的，并由 3 个相等的 16× 分数生成。开关配置为将电流引导至 MP1 的漏极以增加单元的输出电流，或将电流丢弃至所有校准 DAC 共有的返回电流节点。被丢弃的电流返回的电压被缓冲放大器强制近似等于 MP1 的漏极，缓冲放大器由 MP1 的共源共栅偏置驱动。这确保拆分动作不受开关设置方式的影响。

2.4 有限输出阻抗

使用切换式多电流源架构产生的 INL 机制是代码相关的输出阻抗（图 14a）。当电流源元件的数量切换到输出时，该元件的电流源的电阻 Rsw 与负载电阻器 RL 并联。随着开启的元件数量增加，DAC 的总有效输出阻抗会降低。与负载电阻并联的变化阻抗导致负载两端的非线性输出电压。对于 Rsw 远大于 RL 的情况，可使用以下公式近似计算相对于满量程电压 (IFS × RL) 的最大单端 INL 误差：

其中
Iunit 是单位电流源的幅值
RL 是负载阻抗
Nu 是单位电流元件的数量
Rsw 是单位电流源的阻抗\

图 14 与代码相关的输出阻抗。

我们实际上需要知道的是 Rsw 来设计 DAC 单元元件。可以重新排列此公式，为我们提供给定整体 DAC 分辨率和 1/2 LSB INL 误差所需的 Rsw ：

其中
RL 是负载阻抗
Nu 是单位电流元件
的数量 NR 是整个 DAC 的位数\

正如参考文献[14] 所指出的，对于全差分输出配置，开关输出电阻要求确实大大降低，但设计输出开关及其栅极电压以保持输出开关处于饱和状态非常重要。这将在差分开关的公共源节点处看到的输出摆幅衰减最大化。开关的小信号衰减由器件 gm 与 gds 的比率给出。该比率的典型值可以在 20 到 50 的范围内。

随着输出频率的增加，图 14b 中所示的寄生电容降低了电流源阻抗 [21]。如图所示，可以包括一个或多个共源共栅级以改善低频输出阻抗，并扩展电流源输出阻抗可接受的频率范围。图 15 显示了标准 0.18 µm CMOS 工艺中示例单位单元的模拟输出阻抗与频率的关系。三角形曲线表示开关 MP1 和 MP2 的漏极到栅极和漏极到体结电容的总和，它们总是出现在输出节点上，与开关是关闭还是打开无关。其他三条曲线是开关打开时看到的阻抗（不包括固定漏电容）。圆圈表示主电流源设备直接连接到开关对的情况。方形曲线包括一个级联，x 曲线包括两级级联。对于这两种级联情况，在达到 DC 电阻之前，漏极电容主导阻抗。我们可以使用相同的 INL 公式来衡量失真将在什么频率上超过所需的规格水平。同样对于差分输出配置，偶阶失真项会大大衰减。在某些时候，漏极到体结电容不可避免的非线性将占主导地位。我们可以使用相同的 INL 公式来衡量失真将在什么频率上超过所需的规格水平。同样对于差分输出配置，偶阶失真项会大大衰减。在某些时候，漏极到体结电容不可避免的非线性将占主导地位。我们可以使用相同的 INL 公式来衡量失真将在什么频率上超过所需的规格水平。同样对于差分输出配置，偶阶失真项会大大衰减。在某些时候，漏极到体结电容不可避免的非线性将占主导地位。

参考文献 [18] 中 BiCMOS 中 16 位 DAC 的早期工作 指出高频操作不仅要求开关共源节点电容小而且线性。一个开关

图 15 单元电池输出阻抗与频率的关系。

单元元件将在开关共源极节点上看到衰减的输出信号，并且该节点上的任何非线性背栅电容（如图 14b 中的 C1 所示）将产生奇数阶输出失真。将开关和共源共栅晶体管的背栅连接到电源可减少非线性电容，但对于大型阵列，总非线性电容可能很大。单位增益电平移位放大器的输入可以连接到开关公共源节点，并用于驱动开关的背栅和共源共栅 [4]。非线性背栅电容现在看到两个板上的信号，从而引导阱电容并留下小的线性寄生电容。放大器的直流电平偏移应设置为高电平以最小化开关的非线性电容。

2.5 DAC 和闪存 ADC 之间的相似之处

开关电流 DAC 的温度计编码段非常类似于全并行闪存 ADC。对于每一位分辨率，两者的复杂性和硬件都会加倍。在 ADC 中，将模拟输入信号分配到具有匹配延迟的比较器与 DAC 的各个单元电流输出的收集和组合非常相似。此外，在闪存 ADC 中，各个比较器的时钟分配延迟必须紧密匹配，驱动 DAC 中重定时锁存器最后阶段的时钟分配网络同样重要。

一种可能的方法是图 16a 中所示的传播延迟匹配 [4]。在这里，如果我们假设每个单元格具有相同的延迟。沿时钟分布线从底部单元 1 到顶部单元 n 的延迟为 d1，沿输出信号线的延迟为 d2，如果 d1 = d2，则保留采样时序。

图 16 (a) 传播匹配和 (b) 恒定波前匹配的信号分布。

二叉树分布结构通常用于匹配这些延迟以及在参考文献中所做的。[5] 对于时钟速率为 1.4 Gsample/s 的 DAC。这导致如图 16b 所示的恒定波前。时钟分配树被安排为从驱动器到每个单元具有相等的长度。同样，输出集合树从每个单元到输出焊盘的长度相等。时钟树延迟不需要与输出树延迟匹配。布局中单位单元的物理布局是一个重要的考虑因素，布局的几何改组通常用于打破单元延迟中的任何线性梯度。（图 16）可能存在 [33]。

2.6 数字数据模式相关噪声

观察结果见参考文献[15] 数据通过DAC的数字逻辑部分（特别是温度计解码部分）产生的噪声会导致模拟输出中的杂散音调和失真。美国专利 [24] 告诉我们可以将这种噪声集中在时钟频率 Fs 或 Fs/2 上。这是通过包括与主数据路径一一对应的影子或镜像数据路径来实现的。该影子数据路径由数据模式驱动，使得对于主数据路径中的每个节点在给定时钟转换时不改变值，影子路径中的相应节点会改变。同样，当主路径中的节点发生变化时，相应的影子节点也不会发生变化。

参考文献 [19] 中提出了这种技术在过采样开关电流音频 DAC 中的示例。在这种方法中，虚拟数据移位寄存器在电源、接地和基板上创建恒定的本地数字边缘活动。由全轨摆幅驱动的 NMOS 开关器件用于切换级联 PMOS 电流源。使用虚拟数据来驱动虚拟开关设备平衡了注入输出级的开关活动，从而最大限度地减少带外噪声解调到基带中。

参考文献[16]中提出了一个类似的概念，称为修正失配整形（MMS）。这个想法是将每个时钟周期切换的元素或单元的数量设置为一个常数。这会将非理想元件动态引起的误差转化为 Fs/2 处的直流偏移和能量。假设使用过采样转换器，其中最大输出带宽会降低。然而，选择将常数设置为元素总数的几部分是有问题的，而最佳值是被转换信号性质的函数。在任何情况下，常量都不能设置为超过元素数量的二分之一。这将最大振幅或最大输出频率限制为原本的二分之一。因此，我们得出结论，对于奈奎斯特速率转换器，

2.7 依赖于数据的时钟加载

正如上一节所指出的，由于 DAC 的混合信号性质，管芯上的数字数据活动会在器件的模拟和时钟部分造成干扰。随着输出信号功率降低或重构输出的频率增加，这成为一个重要的性能问题。数据模式相关干扰的一种特殊情况来自最终时钟缓冲器看到的变化负载，它驱动 DAC [7] 中重定时锁存器的最终等级。现在流行的六晶体管锁存拓扑首先在参考文献中使用。[1] 如图 17 [24] 所示。数据的真值和补码提供给 D 和 DB 的输入，并且仅在时钟为低电平时才允许更改，即, NMOS 晶体管 MN1,2 关闭。当时钟输入上发生上升沿跳变时，D 的值传递给 Q，DB 传递给 QB。当时钟信号转换回低电平、下降沿和 MN1,2 关闭时，Q 和 QB 的状态由弱反相器周围的正反馈保持。

这种影响的一个例子如图 18 所示。为了清楚起见，在这个模拟中通过使用相对较弱的时钟缓冲器使这种影响更加明显。当时钟信号的上升沿穿过中间电源时的模拟时间，在这种情况下为1.8 V，针对输入数据未更改和输入数据更改时的单个锁存器的情况绘制。该模拟显示数据不变时的 x 曲线与数据发生变化时的方形曲线之间存在 4 pSec 的差异。考虑到最终时钟缓冲器的有限强度，当大量锁存器由同一个公共时钟缓冲器驱动并且与改变其状态的锁存器数量成正比时，效果会被放大。在温度计编码数据的情况下，单位MSB的数量细胞切换与重构输出波形的变化率的绝对值成正比。因此，输出样本的时移与该变化率成正比，从而导致奇数阶失真，主要是三阶失真。可以使用强大的时钟缓冲器，最大限度地减少时间差异，因此数据相关时钟加载的影响在高输出频率下最为突出。

我们可以通过采用参考文献的影子或镜像数据路径概念来获得一个可行的解决方案。[25] 并将其与我们从参考文献中得出的结论相结合。[16] 并通过简单地为每个原始锁存器添加镜像路径并以仅当主数据锁存器不改变状态的方式驱动镜像锁存器来实现锁存器的数量加倍。可以生成这种镜像数据的一种方式如图 19 [29] 所示。通过将主数据信号与 F时钟/2 或主时钟速率的一半的时钟信号结合，使用异或门创建镜像数据信号，使其仅在主数据不发生变化时才发生变化。通过将锁存器数量增加一倍，我们使时钟驱动器的负载增加了一倍，但它现在独立于传入的数据模式。

图 17 最终锁存电路。

图 18 标准化时钟缓冲器交叉点。

消耗额外的功率来生成和分配 F时钟/2 信号。某些 F时钟/2 能量可能会泄漏到主 F时钟信号上，并导致以 F时钟/2为中心的杂散输出。

图 20 [8,30] 显示了解决此问题的面积和功率效率更高的解决方案。顶部包括晶体管 MN1,2 和 INV1,2，是图 17 中的标准锁存器。底部是补偿负载，它通过 NMOS 晶体管 MN3,4 提供一个负载，其变化方式与MN1,2 提供的负载。

驱动 CLK 的缓冲器需要提供给晶体管 MN1 的栅极电流是输入 D 和输出 Q 上存在的相对电压电平的函数。如果 D 上的电压与 Q 上的电压相同，则需要稍少的电荷量如果 D 不等于 Q，则打开 MN1。MN3 在输入 D 处与 MN1 共享其漏极连接，但源极连接到 INV6 的输出。INV6 输出上的电压将与 INV1 相反，因为 INV6 的输入连接到 INV3 的输出，INV3 是输出 QB 的反相版本。INV6 是门控反相器，当 CLK 为高电平时输出将处于高阻抗状态，当 CLK 为低电平时将被驱动为高电平或低电平。

图 19 恒定时钟负载数据路径。

图 20 恒定时钟负载锁存器。

可以看出，对于输入和锁存器状态的所有可能组合，在四个开关 MN1、2、3、4 中，第一个将在源极到漏极 (SD) 之间具有高到低，第二个将具有SD 从低到高，第三个将在 SD 上从高到高，第四个将在 SD 上从低到低。因此，就时钟驱动器打开这四个开关所需的电荷而言，它应该与数据模式保持不变。在 F时钟/2处没有能量，实际上 INV5,6 中的电源电流在 2F时钟处有能量。

在 CLK 线变高后不久，由交叉连接的 INV1 和 INV2 形成的锁存器将重新生成，使 MN1,2 的 SD 两端的信号电平相同，INV5,6 现在将处于三态，均衡两端的电压MN3,4 的 SD。当 CLK 返回低电平时，MN1-4 关闭，INV5,6 退出三态，循环准备好重复。有必要平衡锁存器中使用的弱反相器 INV1、2 与门控反相器 INV5、6 的相对强度，以确保时钟驱动器上的数据独立加载。门控反相器 INV5,6 的大小使其进入三态的延迟与 INV1,2 锁存器的再生时间大致相同。

2.8 开关门驱动

差分输出开关对（MP1、MP2；图 21）可以由 CMOS 逻辑的全电源轨摆幅输出直接驱动，即图 17 或图 20 中的 Q、QB 节点。这将是最低功耗的解决方案。然而，众所周知，为了获得最佳 SFDR 性能，需要优化输出电流开关对的栅极驱动信号的交叉点 [1,2]。驱动差分开关的电路应确保两个开关永远不会同时完全关闭，以便来自电流源的电流始终以恒定值流动。这最大限度地减少了转换期间开关公共源节点 Cs 上的电压偏移。任何流向寄生电容 C1 的电流都会导致输出失真。如图 21 所示，Cs 上的扰动应该围绕标称 DC 值对称。在无法完全消除扰动的情况下，正如前面所指出的，重要的是将 C1 最小化 [21]。还需要指出的是，当关断器件时，不必使开关器件的栅极高于公共源节点 Cs 上的电压（V GS = 0）。这减少了栅极驱动信号到输出或公共源节点的任何馈通。

图 21 差动电流开关。

动态误差的另一个来源与以下事实有关：少量衰减的输出信号通过差分开关的 gds 泄漏到节点 Cs 上。在节点 Cs 处看到的信号幅度通常约为在输出 IA 和 IB 处看到的信号幅度的 1/20，或者对于 1 V输出摆幅为50 mV。每个开关元件在传递函数中的不同点打开，因此在节点 Cs 上将具有不同的波形。在图 22a 中，显示了互补输出 IA 和 IB。参考图 21，当 MP1 打开时，节点 Cs 将具有 IA 的衰减版本，而当 MP2 打开时，节点 Cs 将具有 IB 的衰减版本。在图 22b 中，我们看到信号

图 22 公共源节点波形。

当开关元件靠近传递函数的下端时，Cs 看起来像。类似地，对于图 22c，当开关元件靠近传递函数的顶部时，我们会看到 Cs 上的信号。

在图 20 中，请注意 MP1 和 MP2 的切换点由栅极驱动信号 G1、G2 相对于节点 Cs 的值的交叉点确定。如果 Cs 的相对值由输出摆幅以及开关元件在传递函数中的位置调制，则开关改变的实际时间点也将是输出摆幅及其在传递函数中的位置的函数。这将导致在输出中看到与信号相关的时序错误。如图 22b 所示，当 Cs 处于其低点时 MP1 从开启切换到关闭，而当 Cs 接近高点时 MP1 从关闭切换到开启。对于图 22c 所示的情况，情况正好相反。时序误差量取决于 Cs 上的信号幅度和栅极驱动信号的上升/下降时间。

示例情况的仿真结果如图 23 所示，其中显示了三种情况下 IA、IB 处差分输出电压的归一化零交叉点。横轴为每格 5 pSec，纵轴跨度为 1 mV。这三条曲线是针对开关翻转时 IA 和 IB 之间的差异为 -333 mV、0 V和 +333 mV 的情况。对于这三种情况，节点 Cs 已将其标称值偏移了总计 32 mV或输出的大约 1/20。我们看到 4 pSec 的时间偏移，这是由 125 pSec/ V的栅极驱动信号 G1、G2 上的差分压摆率引起的在这个模拟中。在生成高频输出时，这可能是一个重要的错误来源。

在栅极产生适当信号的电路如图 24 所示。来自最终锁存器 Q、QB（图 20）的全电源摆幅输出用于打开和关闭 NMOS 器件 MN1-4，它将两个输出 G1 和 G2 连接到设置输出共模电平的节点或 VSB 偏置节点。输出共模电平通常是接地的，但在此示例中，电路可以在管芯外部进行调整，以适应与其他电路的接口，这可能需要共模电压高达 1.2 V或更高，例如混频器或调制器。可以通过增加或减少模拟电源电压来权衡输出偏移量。VSB 节点被驱动到大约为V gs的电压 的输出开关高于输出共模电平。

图 23 开关时序延迟与输出摆幅。

图 24 输出开关栅极驱动器。

对于数据的每次转换，设备 MN1 或 MN4 从 VSB 节点汲取一个又大又窄的电流尖峰。通常，需要将开关驱动器偏置块设计为提供该电流并具有足够低的阻抗以在一个时钟周期内稳定回其标称值。这通常需要相当大的静态直流电流，增加了电路中的功耗，如参考文献。[1,7]。添加 PMOS 器件 MP1-4 以在发生数据转换时从 VDD 电源提供类似的窄电流尖峰。这允许开关驱动器偏置块设计为具有更小的静态电流。电路消耗的功率现在更多地是时钟频率和数据模式的函数。为了省电，两个逆变器，INV3,4，

开关驱动器偏置发生器如图 25 所示。 PMOS 器件 MP1 被缩放以模拟输出开关之一。节点 VSB 上的电压将等于节点 OT_CM 上的电压（图 24 中的输出共模电平）加上MP1的V gs。由 BIAS2 驱动的 NMOS 器件 MN1 确定块中的总电流电平。MN1 的一部分电流被 MN2 分流，并通过 MP3 的镜像增益到 MP2（在这种情况下约为 3）向 MP1 的源提供电流。这种反馈提供了一定程度的调节并降低了节点 VSB 的动态阻抗。

图 25 开关驱动器偏置电路。

2.9 归零切换

另一种对 DAC 输出端的数据样本重新定时的方法是使用参考文献中提出的归零输出级。[6]。在这种情况下，对于一个差分输出，在数据驱动电流开关和外部输出负载之间的输出路径中添加了一组额外的开关，如图 26 所示。当 DAC 电流开关 (IDAC) 发生变化时，开关 MN1 在时钟周期的一半内关闭，然后在电流稳定后重新打开。当 MN1 关闭时，电阻器 R1 提供负载。同样，当另一个开关关闭时，开关 MN2 通过电阻器 R2 将输出短接到地，从而进行归零操作。这有效地减少了各种 DAC 开关之间的时序偏差。但是，信号幅度损失了一半，6 dB，由于归零输出。

归零开关可以减少数字数据噪声引起的定时误差造成的失真，但对于非常高的采样率，如果输出在每个半周期都没有完全稳定，那么历史效应或采样间干扰不会被消除，并且可以导致信号相关的失真。需要注意的是，该方案并非完全没有与信号相关的时序错误。MN1 和 MN2 的开启和关闭点将取决于在节点 OUT 处看到的信号电平。很难判断这种方法报告的 SFDR 结果是否真的比参考文献中报告的结果好。[4] 因为对于 25 MHz以上的输出频率，两者似乎都被限制在 -75 dBc 左右，这似乎是许多频谱分析仪的测量极限。

2.10 四切换/恒定数据活动

动态元件匹配或失真扩展技术是通过将失真涂抹到 DAC 输出中的类噪声分量来改善无杂散动态范围的常用方法。随机传播会产生更像白噪声的结果。其他方法可以塑造

图 26 归零开关。

图 27 四路开关。

如果系统中存在一定量的过采样，则将噪声特性置于感兴趣的频带之外。虽然 DEM 会增加数据活动量，但它并不是每个时钟周期都恒定的。当使用恒定开关技术时，失真或噪声会在采样频率集中为一个音调。

普通差分电流开关会导致开关对公共源节点上的跳跃或毛刺引起的一些数据相关失真。这种普通开关不会在每次时钟转换时切换，因此，切换事件取决于数据模式，从而在感兴趣的频段中引入失真。参考文献中指出的另一种处理依赖于数据模式的动态误差的方法。[12] 是参考文献中提出的四路差分电流开关。[17] 用于过采样 DAC 和参考文献。[5] 用于多位 Nyquist DAC。通过使用四个开关而不是普通的两个开关，我们实际上是在交错两个归零开关。四路开关的配置如图 27 所示。 有四个开关设备 MP1、MP2、MP3 和 MP4，它们共享一个公共源连接 Cs，与传统的两个开关方案相比，寄生电容几乎翻了一番。与普通差动开关一样，单位元件电流Imsb被提供给节点Cs。如图 28 的开关波形所示，四个开关中只有一个在任何给定时间导通。每个开关晶体管的栅极由图 28 中所示的信号驱动，四个开关中的三个

图 28 四路开关波形。

对于给定的时钟周期，门将是高电平和低电平。每个时钟周期，低电平的门将转换为高电平，另一个门将转换为低电平。在图的底部，输出 IA 和 IB 指示当前 Imsb 的方向。IA 和IB 的输出在逻辑上与普通差分开关相同。即使电流不改变输出，也会出现如图所示的切换毛刺。以这种方式进行切换消除了由于脉冲持续时间不均匀引起的非线性，就像在 RZ 切换中一样，因为每个脉冲都具有相同的宽度。每个时钟转换至少有两个且只有两个信号转换，一个上升，一个下降。通过开关两侧的不断切换，开关噪声现在移动到采样时钟频率。同样重要的是要注意，在公共源节点 Cs 上看到的开关干扰是恒定的并且与输入数据模式无关。然而，节点 Cs 上的电压仍会受到 IA 和 IB 处的摆动影响，就像在普通差分开关中一样。

像这样的四路开关结合了 RZ 开关和普通差分开关的一些优点，适用于高采样率，并降低了与转换相关的噪声。四开关的缺点是复杂性增加，需要生成四个栅极信号，并且由于每个周期四个开关中的一对，因此动态功耗增加。

2.11 结论

已经讨论了现代开关电流 DAC 中误差和失真的许多主要因素。静态设备匹配可以通过统计平均或校准来解决。可以包括一个或多个共源共栅，同时确保输出开关保持饱和，以减少输出阻抗变化的影响。探讨了栅极驱动信号的重要性。与闪存 ADC 非常相似，时钟分配是一个关键因素。需要解决数字数据模式产生的噪声，对时钟噪声的影响可能是失真的主要来源。可以采用归零开关来重新定时输出采样时间。使用四路开关和恒定数据活动切换技术可以将杂散输出转移到采样频率。