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本文已参与「新人创作礼」活动，一起开启掘金创作之路! 以下关于覆盖率说法错误的是： 本题的答案是A。 当功能覆盖率达到100%，不可以说明设计没有问题 System Verilog有几个可以改变数组中

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 类中可以定义wire变量吗？ 不可以，因为class（类）是软件概念，里面的变量也应该是软件概念（即动态变量），不可以定义硬件变量，一个类可以有多

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 关于动态数组： Ø 动态数组的容量大小是在程序运行的过程中根据需要指定的； Ø 动态数组的创建是通过new[]实现的，不是new()； Ø new

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 对于systemverilog，下面正确的是： enum {A, B, C, D=5, E, F} list; //A=0，B=1，C=2，D=5

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 这里需要注意：a是默认为缺省，b指定了为6，c也是默认缺省，d通过指定赋值为8. 所以a=1,b=6,c=3,d=8。 观察下面的代码。请问最后输

本文已参与「新人创作礼」活动，一起开启掘金创作之路! System Verilog中引进了一种新的数据类型---队列，它结合了链表和数组的优点。队列和链表相似，可以在有一个队列中的任何地方增加或删除元

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 类中成员没有static修饰符修饰的情况下，缺省状态是动态成员。 当使用随机激励时，就需要一种能够自动预测结果的方式---通常是记分板或者参考模型

本文已参与「新人创作礼」活动，一起开启掘金创作之路! $fwrite的作用是打印信息到屏幕上，类似于$display $fseek，文件定位，可以从任意点对文件进行操作 $fstrobe 和 $str

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 本题答案选C. 但是我觉得其实这个类的定义也不是很严谨，就是这个class niuniu;需要加上分号才对。 new函数是系统预定义函数，不需要v

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 通常状况下，使用systemverilog相对较多的，在专用集成芯片设计流程中关注设计的验证行为，进行的验证工作主要指： 本题答案选A,寄存器传输

本文已参与「新人创作礼」活动，一起开启掘金创作之路! 本题选C. 在system verilog的赋值语句中，如果将超过变量位数的值赋予某一个变量，则会自动截去高位，只保留地位。a的值是 1100.

本文已参与「新人创作礼」活动，一起开启掘金创作之路! System Verilog不允许在没有进行显式类型转换的情况下把整形变量赋给枚举变量。System Verilog要求显式类型转换的目的在于让你

本文已参与「新人创作礼」活动，一起开启掘金创作之路 对于systemverilog的函数和任务（function / task）  ，描述不正确的是 本题答案选D，function可以使用 retur

本文已参与「新人创作礼」活动，一起开启掘金创作之路! System Verilog可以通过在变量名后面指定维度的方式来创建多维定宽数组。假设现在有一个四状态类型的数组，例如是logic。如果代码试图从