Verilog学习笔记

组合逻辑电路存在竞争冒险的风险，使用寄存器的时序逻辑电路同样存在一些不稳定态。 只包含一个触发器的寄存器不会出现输出的不稳定，包含多个触发器的寄存器会出现不稳定态。寄存器输出的不稳定态包含了若干次看似

RTL设计与编码规范——《轻松成为设计高手 Verilog HDL实用精解》第五章，并结合相关资料做了补充

EDA先锋工作室——《轻松成为设计高手 Verilog HDL实用精解》第四章 RTL（Register Transfer Level，寄存器传输级）和综合的概念

EDA先锋工作室——《轻松成为设计高手Verilog_HDL实用精解》的第三章，介绍Verilog的3种描述方式及Verilog可以应用的设计层次

EDA先锋工作室——《轻松成为设计高手Verilog_HDL实用精解》第二章，介绍Verilog的基本语法

状态机相关使用方法,注意事项,主要内容来自 EDA先锋工作室的<轻松成为设计高手Verilog_HDL实用精解>第六章，结合相关其他资料

夏宇闻老师-Verilog数字系统设计绪论部分笔记。数字信号处理系统由高速专用数字逻辑系统或者专用数字信号处理器构成，通常包括高速数据通道接口和高速算法电路。