李锐博恩

前言本文从例子程序细节上（语法层面）去理解PCIe对于事物层数据的接收及解析。参考数据手册：PG054；例子程序有Vivado生成；为什么将这个内容写出来？通过写博客，可以检验自己理解了这个设计没有，

这时，您应该注意几点。 VHDL是强类型的。这使初学者更难犯错误，因为编译器不允许您编写有效的代码。Verilog是弱类型的。它允许您编写错误的代码，但更为简洁。 Verilog看起来更像C之类的软件语言。这使熟悉C的人更容易阅读和理解Verilog的工作。 VHDL需要大量输…

ASIC全称： Application Specific Integrated Circuit，是一种为专门目的而设计的集成电路。 现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC(片上系…

一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIFO模块不用去担心因IP核跨平台不通用的缺陷！那我们开始吧。 当使用FIFO缓冲空间较小时，我们选择使用Distributed RAM；…

缩写FIFO代表 First In First Out。FIFO在FPGA和ASIC设计中无处不在，它们是基本的构建模块之一。而且它们非常方便！FIFO可用于以下任何目的： FIFO可以认为是汽车可以驶过的单向隧道。隧道的尽头是一个带门的收费站。门一旦打开，汽车便可以离开隧道。…

学过一门或多门软件语言的数字设计初学者经常会犯一些错误 ，例如硬件语言的并发性，可综合以及不可综合语句区分，循环语句的使用等等。本文的建议将带你区别并扫除这些易错点，助你成为一名优秀的硬件设计师。 当您编写Verilog或VHDL代码时，您正在编写将被转换为门，寄存器，RAM等…

您应该问自己的第一个问题是什么是数字设计师？数字设计师通常是工程师，他们针对FPGA或ASIC编写代码，也称为硬件。 Digital Designer使用两种主要的编程语言：VHDL和Verilog。这种类型的代码与软件根本不同！主要区别在于软件代码以处理器为目标，而硬件代码则…