李锐博恩

FPGA开发工程师 | 保密

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FPGA开发工程师 @保密

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4年前

PCIe例程理解（一）用户逻辑模块（接收）仿真分析

前言本文从例子程序细节上（语法层面）去理解PCIe对于事物层数据的接收及解析。参考数据手册：PG054；例子程序有Vivado生成；为什么将这个内容写出来？通过写博客，可以...

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FPGA开发工程师 @保密

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4年前

FPGA/ASIC初学者应该学习Verilog还是VHDL？

这时，您应该注意几点。 VHDL是强类型的。这使初学者更难犯错误，因为编译器不允许您编写有效的代码。Verilog是弱类型的。它允许您编写错误的代码，但更为简洁。 Veri...

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2020-06-06