雷雷雷木木木

4、Create a module with 3 inputs and 4 outputs that behaves like wires that makes these connections:

本次分享的主题是Verilog的语法中用$ fscanf函数读取txt文本文件中的数据，用$fwrite函数将计算出的数据输出到txt文本文件。因为只是借鉴其他人的，没有深入理解其中的函数。