被Auto补全代码迫害的IC工程师
能不能trae提供一个写verilog时候自动补全代码的功能开关？各位软件同学？嗯？look my eyes， tell me ,why baby ,why? so suck function for verilog， err rate up to 100%! yeah！
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这就是v和sv代码使用的日常，胡说八道的代码补全，在initial里疯狂想让你重新定义各种东西！产品经理能不能看一下各个语言编码者的实际情况，不要自以为是的把代码补全功能当成香饽饽，实际向我们扔芬达？
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#新人报道# 能不能把trae的IDE的自动补代码功能加一个开关啊。每天错误提示率现在100%，从没有正确提示过，每次tab回车还要拒绝补充，麻烦死了。真觉得自己自动补全做的不错是吧？？写verilog和sv错误率现在是100%，完全胡说八道
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