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行于所当行,不知止在什么地方; 日拱一卒,功不唐捐~
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UVM学习 DAY 1
本文已参与「新人创作礼」活动,一起开启掘金创作之路! uvm之工厂机制 工厂机制的概述 (工厂)factory机制是UVM的真正魅力所在。 工厂机制也是软件设计模式(design pattern) 工
SV刷题Day 8
本文已参与「新人创作礼」活动,一起开启掘金创作之路! 类中成员没有static修饰符修饰的情况下,缺省状态是动态成员。 当使用随机激励时,就需要一种能够自动预测结果的方式---通常是记分板或者参考模型
SV刷题Day 6
本文已参与「新人创作礼」活动,一起开启掘金创作之路! 本题答案选C. 但是我觉得其实这个类的定义也不是很严谨,就是这个class niuniu;需要加上分号才对。 new函数是系统预定义函数,不需要v
SV刷题Day 7
本文已参与「新人创作礼」活动,一起开启掘金创作之路! $fwrite的作用是打印信息到屏幕上,类似于$display $fseek,文件定位,可以从任意点对文件进行操作 $fstrobe 和 $str
SV刷题Day 5
本文已参与「新人创作礼」活动,一起开启掘金创作之路! 通常状况下,使用systemverilog相对较多的,在专用集成芯片设计流程中关注设计的验证行为,进行的验证工作主要指: 本题答案选A,寄存器传输
SV刷题Day 4
本文已参与「新人创作礼」活动,一起开启掘金创作之路! 本题选C. 在system verilog的赋值语句中,如果将超过变量位数的值赋予某一个变量,则会自动截去高位,只保留地位。a的值是 1100.
Python 学习day 7
本文已参与「新人创作礼」活动,一起开启掘金创作之路! 实例四 进度条 文本进度条 采用字符串方式打印可以动态变化的文本进度条 进度条需要能在一行中逐渐变化 如何获取文本进度条的变化时间 采用sleep
SV刷题Day 3
本文已参与「新人创作礼」活动,一起开启掘金创作之路! System Verilog不允许在没有进行显式类型转换的情况下把整形变量赋给枚举变量。System Verilog要求显式类型转换的目的在于让你
SV刷题Day 2
本文已参与「新人创作礼」活动,一起开启掘金创作之路 对于systemverilog的函数和任务(function / task) ,描述不正确的是 本题答案选D,function可以使用 retur
SV刷题Day 1
本文已参与「新人创作礼」活动,一起开启掘金创作之路! System Verilog可以通过在变量名后面指定维度的方式来创建多维定宽数组。假设现在有一个四状态类型的数组,例如是logic。如果代码试图从
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